EUV 한계 40배 뚫는 AI 기판…삼성·하이닉스 방열 신기술로 판가름

인공지능 패키지가 더 많은 연산 장치와 메모리를 담기 위해 대형화하면서 차세대 고대역폭메모리의 열 제어가 기술 경쟁의 분수령으로 떠올랐다.

시장조사업체 트렌드포스는 2026년 10월 12일(현지시각) 산업계 동향을 종합해, 인터포저 대형화에 따른 방열 난제를 해결하기 위해 삼성전자와 SK하이닉스가 차세대 고대역폭메모리인 HBM4E에 적용할 신기술 확보에 돌입했다고 보도했다. 단일 칩 공정 미세화가 물리적 한계에 부딪힌 가운데 칩렛 구조 전환이 가속하면서 한국 메모리 업계의 패키징 공정 혁신이 본격적인 시험대에 올랐다.


인공지능 연산 요구량이 폭증하면서 복수의 연산 칩렛과 고대역폭메모리를 하나의 기판 위에 연결하는 2.5차원 패키징 채택이 늘고 있다. 단일 칩만으로는 거대언어모델의 막대한 연산량을 감당하기 어려워진 결과다.

문제는 칩을 올려놓는 인터포저의 크기가 급격히 커지고 있다는 점이다. 극자외선 노광 장비가 한 번에 빛을 쪼여 새길 수 있는 최대 면적은 858제곱밀리미터다. 현재 인공지능 가속기에 들어가는 인터포저 면적은 이미 이 한계치의 약 5.5배에 이른다.
물리적 팽창은 앞으로 더 가팔라질 전망이다. 반도체 장비 업계에서는 고대역폭메모리를 탑재한 인터포저 면적이 9배와 12배를 거쳐 최대 40배까지 커질 수 있다고 내다본다. 집적 면적이 넓어질수록 단위 면적당 발생하는 열량도 가파르게 치솟는다.


발열 장벽을 넘기 위해 국내 메모리 제조사들은 저전력 설계와 패키징 신기술을 동시에 가동하고 있다. 삼성전자는 2027년 HBM4E 양산을 앞두고 하이브리드 구리 본딩과 히트 패스 블록 기술을 준비하고 있다.

하이브리드 구리 본딩은 D램 층 사이의 미세 돌기를 없애고 구리와 구리를 직접 맞닿게 잇는 방식이다. 층간 간격을 좁혀 칩 두께를 줄이고 열 배출 효율을 끌어올린다. 삼성전자는 2026년 3월 엔비디아 기술 콘퍼런스에서 이 기술을 선보였다.

컴퓨텍스 2026에서는 베이스 다이의 다이투다이 물리 계층 구역을 주된 발열 지점으로 지목했다. 메모리와 그래픽처리장치가 고속으로 데이터를 주고받는 통로다. 삼성전자는 이 구역 주변에 전용 열 통로를 놓는 히트 패스 블록을 HBM4E에서 검증한 뒤 차세대 HBM5에 적용할 계획이다.
SK하이닉스는 특수 냉각 소재를 활용한 iHBM 기술로 맞서고 있다. 열이 쏠리는 다이투다이 물리 계층 구역에 전기는 통하지 않고 열만 빠르게 빼내는 소재를 채워 넣는 구조다. SK하이닉스는 이 방식으로 패키지 내부 열 저항을 약 30% 낮출 수 있을 것으로 계산한다.


양사가 내놓은 방열 설계는 차세대 인공지능 가속기 공급망 진입을 가를 기술 분수령이다. 고열전도성 절연 소재를 미세 패턴 사이에 결함 없이 채워 넣는 작업과 구리 본딩의 표면 평탄화는 전공정에 맞먹는 정밀도를 요구한다.

공정 난도가 치솟으면서 제조 원가 상승과 수율 하락 위험도 함께 커졌다. 대면적 인터포저에 다수의 칩렛을 실장할 때 발생하는 열 변형과 기판 휨 현상은 패키징 수율을 떨어뜨리는 잠재적 변수로 꼽힌다.

기판 결함으로 공정 비용이 통제 범위를 넘어설 경우 주요 고객사들이 광학 연결인 CPO 등 대체 통신 기술로 눈을 돌릴 가능성도 거론된다. 광학 기술 도입이 앞당겨지면 구리 기반 대면적 인터포저 확장 로드맵 자체가 수정될 수 있다.

차세대 고대역폭메모리 시장의 주도권은 공정 혁신을 완성하는 쪽으로 기울게 된다. 양사가 진행 중인 다이투다이 물리 계층 열 제어 신뢰성 검증 결과와 양산 수율 안정화 속도가 실질적인 경쟁 향방을 결정지을 기준이다.


김주원 글로벌이코노믹 기자 park@g-enews.com