'HBM 독점' 균열 가나… 화웨이·베이징대 3D 반도체 동맹의 역습

미국 주도의 첨단 반도체 장비 수출 규제로 가로막힌 중국이 미세 공정 대신 칩을 수직으로 쌓아 올리는 설계 혁신을 앞세워 독자적인 돌파구 마련에 나섰다.

블룸버그통신과 사우스차이나모닝포스트(SCMP)는 지난 27일(현지시각) 화웨이와 베이징대학교가 각각 새로운 반도체 적층 아키텍처인 '타우 스케일링(Tau Scaling)'과 이에 최적화한 3차원(3D) 전자설계자동화(EDA) 소프트웨어 프로토타입을 공개했다고 보도했다.

이는 물리적 미세화 한계에 직면한 중국이 설계와 패키징 기술력으로 성능을 끌어올려 미국 제재를 우회하겠다는 의도로 풀이된다. 만약 이 시도가 양산 능력 확보로 이어진다면 고대역폭메모리(HBM)를 비롯한 한국 반도체 업계의 기술 독점 구도에도 중대한 변화가 불가피할 전망이다.

화웨이 반도체 설계를 총괄하는 헤팅보 과학자위원회 의장은 지난 25일 기조연설에서 평면 칩 레이아웃을 연산 블록 단위로 쪼개 수직으로 쌓는 '로직폴딩(LogicFolding)' 기술을 발표했다. 무어의 법칙이 강조하던 트랜지스터 자체의 크기를 줄이는 방식에서 벗어나, 데이터가 이동하는 물리적 거리를 단축해 신호 전달 지연 시간(τ, 타우)을 최소화하는 것이 핵심이다

기존 고대역폭메모리(HBM)가 프로세서 옆에 메모리를 쌓아 붙이는 '패키징 혁신'에 머물렀다면, 타우 스케일링은 연산 로직(Logic) 자체를 수직으로 접어 재배치하는 '아키텍처 혁신'에 가깝다. 단순한 적층을 넘어 칩 내부의 데이터 경로 자체를 3차원으로 재설계하는 접근이다.

화웨이는 극자외선(EUV) 노광장비 반입 차단으로 현재 7나노미터(nm) 공정에 묶여 있는 상태다. 화웨이는 이 기술을 통해 오는 2031년까지 세계 파운드리 1위 기업인 대만 TSMC의 1.4나노미터급 공정에 준하는 집적도 또는 성능 효율을 구현하겠다는 목표를 제시했다.

다만 이는 미세 공정 수준의 도달이 아닌, 특정 연산 성능 기준에서의 가상 밀도 비교일 가능성이 크다. TSMC가 진짜 1.4나노미터 도입 시점을 오는 2028년으로 잡고 있다는 점을 고려하면 물리적 격차는 여전하나, 시스템 성능 면에서 격차를 수년 단위로 좁히겠다는 의지다. 화웨이는 연내 출시할 스마트폰 신제품에 이 기술을 적용한 첫 칩셋을 탑재할 예정이다.


화웨이의 이 같은 아키텍처 구상은 베이징대 집적회로학원의 기술 지원으로 실행력을 얻었다. 베이징대 연구진이 선보인 3D EDA 툴은 기존 설계 소프트웨어와 달리 다층 구조의 칩을 하나의 단일 구조물로 인식해 설계하는 방식을 취한다.
시놉시스와 케이던스 등 미국 기업이 장악한 기존 EDA는 각 층을 2차원으로 설계한 뒤 쌓는 방식이어서 효율성이 떨어졌다. 반도체 산업의 운영체제(OS)에 해당하는 EDA 독점이 흔들릴 경우, 하드웨어 제조뿐만 아니라 초기 설계 주도권 자체도 중국으로 이동할 수 있다는 경고가 나온다.

베이징대 발표 자료에 따르면, 오픈소스 기반의 산업용 설계 도면에 이 3D EDA 툴을 적용한 결과 칩 내부의 전체 배선 길이가 기존 방식보다 30% 감소했다. 배선이 짧아지면서 신호 전달 속도가 빨라졌고 고질적인 발열과 전력 소모 문제도 일부 개선된 것으로 나타났다. 설계 소프트웨어 통제로 중국의 반도체 싹을 자르려던 미국의 제재 압박 속에서 자체 공급망 구축의 핵심 퍼즐을 맞췄다는 평가가 나온다.


현재 시장은 화웨이가 모바일 AP 공급망을 확보해 내수 시장 점유율을 방어하는 수준인 '기본 시나리오'에 무게를 두고 있다.

그러나 3D EDA가 빠르게 안정화돼 서버용 AI 칩 양산에 성공하는 '낙관 시나리오'가 펼쳐질 경우 국내 업계에는 중장기적 타격이 불가피하다. HBM의 본질은 메모리와 연산 장치 간 거리를 좁혀 병목 현상을 해결하는 것인데, 중국이 로직 자체를 3D로 접어 전송 지연을 해결하면 한국산 HBM에 대한 의존도가 크게 낮아질 수 있기 때문이다.

반대로 수직 적층에 따른 치명적인 발열 문제를 해결하지 못하고 수율 저하가 겹친다면 상용화가 대거 지연되는 '비관 시나리오'로 귀결된다.


중국의 설계 혁신이 시장의 판도를 바꾸기 위해서는 넘어야 할 기술적 난제가 적지 않다. 수직 적층 방식은 평면 칩에 비해 표면적이 좁아 연산 과정에서 발생하는 열을 외부로 방출하기가 극도로 어렵다. 층수가 늘어날수록 제조 공정이 복잡해져 불량률이 치솟고 가공 수율이 떨어지는 구조적 한계도 지닌다.

업계에서는 설계 기술의 진보가 눈부신 것은 사실이나 이를 대량 생산 체제에서 경제성 있게 구현하는 것은 전혀 다른 문제라고 말한다. 증권가에서도 EUV 장비 없이 중고급 노광기만으로 3D 적층의 정밀도를 확보하려면 천문학적인 비용과 수율 저하를 감수해야 한다고 진단하고 있다. 헤팅보 의장 역시 외신 브리핑에서 향후 10년간 마주할 도전 과제들은 단일 기업의 힘만으로는 해결하기 어렵다며 상용화의 현실적 장벽이 존재함을 인정했다.


단기적으로 국내 반도체 기업들에 미치는 실질적 타격은 제한적일 것으로 보인다. 삼성전자와 SK하이닉스가 주도하는 HBM3E 등 최첨단 메모리 생태계는 미세 공정과 고도화된 패키징 기술이 결합한 영역이므로 설계 툴 국산화만으로 단기간에 추격하기는 어렵다. 시장 참여자들은 화웨이의 신형 칩이 전력 효율과 단가 측면에서 당장 글로벌 경쟁력을 갖추기는 어렵다고 보고 있다.

그러나 중장기적 관점에서는 한국 반도체 산업을 위협할 핵심 변수가 될 수 있다. 중국이 3D EDA와 로직폴딩을 결합해 독자적인 고성능 AI 가속기 칩 생태계를 완성할 경우, 수조 원 규모에 달하는 중국 현지 AI 서버 시장에서 한국산 메모리 수요가 급감할 수 있다. 엔비디아의 젠슨 황 최고경영자(CEO)가 언급했듯 미국의 강한 규제가 오히려 중국 기업들의 기술 자립을 촉진하는 역설적 결과를 낳고 있는 셈이다.


첫째, 화웨이 신형 스마트폰 칩의 발열 및 배터리 소모율 지표다. 실제 기기 구동 시 전력 효율성이 입증되어야 상용화 가능성을 판가름할 수 있다.

둘째, 중국 파운드리 기업 SMIC의 첨단 적층 칩 양산 수율 동향이다. 수율이 확보되지 않으면 천문학적인 제조 비용 탓에 시장 진입이 무산된다.

셋째, 미국 상무부의 3D EDA 및 적층 기술 추가 제재 여부다. 미국이 우회 설계 경로까지 차단할 경우 중국의 독자 생태계는 다시 제동이 걸린다.

넷째, TSMC와 삼성전자의 차세대 3D 로직 적층 대응 전략이다. 글로벌 선두 기업들이 차세대 규격을 선점해 격차를 벌리는지 주시해야 한다.


김주원 글로벌이코노믹 기자 park@g-enews.com