中, 세계 첫 논바이너리 AI 칩 양산…"0과 1 넘어선 혁신"

중국이 세계 최초로 논바이너리 AI 칩의 대규모 양산을 시작했다고 발표됐다. 이 혁신적인 칩은 전통적인 0과 1의 이진 논리를 넘어서 확률적 논리를 결합한 하이브리드 컴퓨팅 기술로, 미국의 첨단 칩 제재를 우회하면서도 뛰어난 성능을 구현했다는 평가를 받고 있다고 9일(현지시각) 홍콩에서 발행되는 사우스차이나모닝포스트(SCMP)가 보도했다.

베이징 베이항대학교 리훙거 교수 팀이 주도한 이 기술은 바이너리 로직과 확률적 로직을 병합해 기존 컴퓨팅의 근본적 한계를 극복했다. 터치 디스플레이, 비행 시스템, 항공기 운항 등 중요 분야에서 전례 없는 내결함성과 전력 효율성을 실현하고 있다.

리 교수는 지난달 관영 광밍데일리에 "오늘날 칩 기술은 파워 월(power wall)과 아키텍처 월(architecture wall)이라는 두 가지 큰 도전에 직면해 있다"고 설명했다. 파워 월은 이진 시스템이 정보 전달에는 효율적이지만 많은 전력을 소비한다는 근본적 모순에서 비롯된다. 아키텍처 월은 새로운 비실리콘 칩이 기존 CMOS 기반 시스템과 쉽게 통신할 수 없다는 문제를 뜻한다.

리 교수 팀은 2022년부터 이 문제의 대안을 모색해왔다. 이들의 돌파구는 전통적인 이진수와 확률 기반 숫자를 결합하는 새로운 수체계인 HSN(Hybrid Stochastic Number)의 개발이었다.
현재 컴퓨팅의 기초인 이진 논리는 0과 1을 사용해 변수를 나타내고 정확한 산술 연산에 의존한다. 하지만 대규모 이진 계산에는 광범위한 하드웨어 리소스가 필요하다. 반면 확률적 컴퓨팅은 고정 시간 동안 '높은 수준' 전압 신호의 주파수를 활용해 값을 나타내 하드웨어 소비를 크게 줄일 수 있다.

그러나 확률적 컴퓨팅은 값의 빈도 기반 표현으로 인해 긴 계산 지연을 겪는다는 단점이 있다. 리 교수 팀은 이 문제를 해결하기 위해 이진 계산의 속도와 확률적 논리의 효율성을 결합한 하이브리드 확률 논리를 도입했다.

이 개념을 바탕으로 팀은 중국 최대 파운드리인 SMIC의 성숙한 110나노미터 공정 기술을 사용해 2023년 터치 및 디스플레이용 스마트 칩을 설계했다. 프로젝트 결과는 2년 전 IEEE Journal of Solid-State Circuits에 발표됐다.

연구팀은 올해 1월 마이크로일렉트로닉스 저널에 발표된 결과에 따르면 표준 28nm CMOS 공정을 사용해 제작한 머신러닝용 고효율 승수 칩도 개발했다.

광밍데일리에 따르면, 이 연구는 바이너리, 전통적 확률, 하이브리드 확률 수체계의 첫 번째 통합을 의미하며, 각각에 대한 수학적 표현을 제공하고 내결함성, 간섭 저항, 에너지 효율성을 분석했다. 이는 미래 하이브리드 확률론적 칩 개발을 위한 강력한 이론적 토대를 제공한다.

HSN 외에도 이 칩에는 인메모리 컴퓨팅 알고리즘이 통합되어 기존 아키텍처에서 메모리와 프로세서 간 에너지 집약적 데이터 왕복을 최소화해 전반적 효율성을 향상시킨다.

또한 SoC(System-on-Chip) 설계를 특징으로 하며, 다양한 유형의 컴퓨팅 장치를 통합해 여러 작업을 병렬 처리함으로써 기존 동종 아키텍처의 제약에서 벗어났다.

이 칩은 현재 터치 인식을 포함한 지능형 제어 시나리오에 적용되고 있다. 노이즈를 필터링해 약한 신호를 감지하고 사용자 상호작용을 향상한다. 또한, 정밀한 저전력 데이터 처리를 가능하게 하는 계기 디스플레이와 정확하고 안정적인 항공기 운항을 위한 강력한 컴퓨팅 지원을 제공하는 비행 제어 시스템에도 사용된다.

리 교수는 팀이 하이브리드 확률 컴퓨팅에 최적화된 전용 ISA(명령어 집합 구조)와 마이크로아키텍처를 개발하고 있다고 밝혔다. 칩의 기능을 음성 및 이미지 처리, 인공지능, 대규모 모델 가속 등 복잡한 컴퓨팅 작업으로 확장하는 것이 목표다.

리 교수는 "현재 칩은 이미 마이크로초 수준의 온칩 컴퓨팅 대기시간을 달성해 고성능 하드웨어 가속과 유연한 소프트웨어 프로그래밍 가능성 간 균형을 유지하고 있다"고 말했다.


신민철 글로벌이코노믹 기자 shincm@g-enews.com