'0.7나노' 들고 나온 IBM… 삼성·TSMC 흔들 핵심 변수

미국 IBM이 세계 최초로 1나노미터(나노는 10억 분의 1) 장벽을 깨뜨린 차세대 반도체 공정 기술을 전격 공개했다. 평면 미세화의 물리적 한계를 정면으로 우회하기 위해 트랜지스터를 수직으로 쌓아 올리는 파격적 구조를 채택했다.

인공지능(AI) 인프라 특수를 타고 파운드리(반도체 위탁생산) 시장을 양분한 삼성전자와 대만 TSMC의 차세대 공정 로드맵에 거대한 기술적 변곡점이 다가왔다.


니혼게이자이신문은 IBM이 회로 선폭이 1나노 미만 세대에 해당하는 0.7나노 반도체 기초 기술 개발에 성공했다고 25일(현지시각) 보도했다.
IBM은 손톱 크기만 한 칩에 전류를 제어하는 트랜지스터 약 1000억 개를 촘촘히 채워 넣었다. 이는 IBM이 지난 2021년 발표해 시장에 충격을 줬던 2나노 반도체와 비교해도 동일 면적 기준 집적도가 2배로 늘어난 수치다.

다만 반도체 업계에서 말하는 '0.7나노'는 실제 회로의 물리적 선폭이 아니라, 트랜지스터 밀도와 성능 향상을 상징하는 '세대 명칭(노드)'이다. 2나노 공정의 물리적 게이트 길이가 실제로는 10나노미터 초중반대인 것처럼, 이번 발표 역시 구조 혁신을 통한 밀도 극대화에 초점이 맞춰져 있다.

이 같은 초미세화를 가능하게 만든 핵심 동력은 '나노스택'이라 불리는 수직적층 신구조에 있다. 차세대 기술로 꼽히는 상보형 트랜지스터(CFET)가 nFET과 pFET을 단순히 한 층씩 수직으로 쌓는 개념이라면, IBM의 나노스택은 이를 확장해 여러 층을 복합 적층하고 수평 방향으로 미세하게 어긋나게 배치(Lateral Shift)하는 진화된 형태다.

이 기술을 활용하면 2나노 공정 대비 동일 전력 기준 성능은 최대 50% 향상되며, 동일 성능 기준 에너지 효율은 70%까지 절감할 수 있다.


IBM의 이번 발표는 삼성전자와 TSMC가 주도하는 첨단 파운드리 시장의 주도권 경쟁 구도를 급격히 흔들 요인이다. 현재 두 회사는 2나노 공정에 '게이트올어라운드(GAA)' 구조를 적용해 양산을 준비하고 있으며, 그다음 단계로 CFET 기술을 연구하는 중이다.
IBM이 나노스택을 통해 1나노 미만 공정의 가이드라인을 먼저 제시함에 따라 삼성전자와 TSMC도 차세대 구조 상용화 일정을 당초 예상보다 앞당겨야 하는 강력한 압박을 받게 되었다. 특히 이번 기술은 단순한 기술 공개를 넘어 지정학적 공급망 재편과 직결된다.

IBM(원천기술)–라피더스(제조 플랫폼)–일본 정부(자금 및 정책 드라이브)가 톱니바퀴처럼 결합한 '분업형 첨단 파운드리 모델'이 현실화할 경우, 기존 대만과 한국 중심의 파운드리 생태계를 위협하는 가장 강력한 지정학적 변수로 작용한다.

미국과 일본의 반도체 동맹이 연구실을 넘어 실제 생산 기지 구축으로 이어지는 핵심 무기가 되기 때문이다.


IBM은 이 기술의 실용화 시기를 이르면 5년 안으로 내다봤다. 하지만 시장에서는 실제 양산까지 더 많은 시간이 걸릴 수 있다는 신중론이 상당하다. IBM은 지난 2015년 제조 부문을 완전히 매각하고 현재는 연구개발에만 전념하고 있기 때문이다. 실제 제품을 대량 생산 체제로 전환하려면 반도체 생태계 전반의 전면적 혁신이 뒷받침되어야 한다.

기술적 제약 외에 가장 큰 병목은 '설계 생태계'의 붕괴와 재구축 문제다. 트랜지스터를 3차원으로 다층 적층하는 구조에서는 설계 난이도가 기하급수적으로 증가하며, 기존 평면 및 GAA 공정에서 쓰던 설계 자산(IP)을 전혀 재사용할 수 없다.

시놉시스(Synopsys)나 케이던스(Cadence) 같은 글로벌 전자설계자동화(EDA) 기업들의 차세대 3D 설계 툴 대응이 완료되고, 팹리스 고객들이 막대한 비용을 들여 새로운 설계 자산을 도입하지 않는다면 기술이 있어도 양산 칩을 만들 수 없다.

여기에 초미세 수직 공정을 구현할 차세대 극자외선(High-NA EUV) 장비와 복잡한 적층 구조를 오차 없이 깎아낼 첨단 식각·증착 장비의 지원이 완비되어야 하며, 적층 구조가 복잡해질수록 불량률이 올라가는 수율 리스크도 극복해야 할 과제다.


차세대 반도체 공정의 패러다임 전환기 속에서 투자자는 시장의 전개 방향을 세 가지 시나리오로 나누어 접근해야 한다.

우선 가장 확률이 높은 기준 시나리오는 IBM이 라피더스와의 기술 협력을 공고히 하며 오는 2030년 전후로 0.7나노 양산 진입을 시도하는 경로다. 이 과정에서 자극을 받은 삼성전자와 TSMC 역시 비슷한 시기에 CFET 양산체제를 안정적으로 구축하며 기존의 2강 구도를 수호하게 된다.

반면 기술 이전과 장비 최적화가 예상보다 빠르게 진행되는 낙관 시나리오가 펼쳐진다면 1나노 미만 초미세 시장이 조기에 개화한다. 이 경우 글로벌 장비 공급망을 독점한 ASML(High-NA EUV), 램리서치·도쿄일렉트론(식각), 어플라이드 머티어리얼즈(증착)의 지배력이 더욱 공고해진다.

국내 공급망에서는 원자층 증착(ALD) 기술 강자인 주성엔지니어링과 원익IPS, 그리고 EUV 핵심 소재를 공급하는 동진쎄미켐 같은 기술 표준 선점 기업들의 몸값이 상승할 수 있다.

마지막으로 설계 툴 최적화가 지연되고 수직 구조에서의 전력 누설 제어에 실패하는 비관 시나리오도 염두에 두어야 한다. 상용화 시기가 오는 2032년 이후로 밀린다면 기술적 난도에 부딪힌 가치평가 논쟁이 가열되면서 기존 2나노 공정의 수명 주기가 길어지고, 막강한 현금 동원력과 기존 설계 IP 생태계를 장악한 삼성전자와 TSMC의 시장 지배력이 장기간 유지되는 결과로 이어진다.

이번 IBM의 발표는 단순한 연구실 안의 성과를 넘어 글로벌 반도체 공급망의 재편을 알리는 신호탄이다.

투자자들은 향후 주요 파운드리 업체들의 CFET 도입 로드맵 발표, 시놉시스와 케이던스 등 EDA 기업들의 차세대 툴 지원 여부, 그리고 ASML의 High-NA EUV 양산 장비 출하 및 파운드리 고객사 실제 적용 시점을 핵심 선행 지표로 삼아 자금의 목적지를 설정해야 한다.


김주원 글로벌이코노믹 기자 park@g-enews.com