TSMC, '사각 패널' CoPoS로 패키징 혁신…2029년 양산 돌입

AI 반도체 수요 폭증 대응…엔비디아, 차세대 AI 가속기에 첫 적용 유력
원형 웨이퍼 한계 극복, 310mm 사각 패널로 생산 효율 극대화

TSMC가 폭증하는 AI 반도체 수요에 대응하기 위해 차세대 패키징 기술인 'CoPoS' 개발에 나섰다. 2029년 양산을 목표로 하는 이 기술은 기존 원형 웨이퍼 대신 310mm 사각 패널을 사용해 생산 효율을 극대화하는 것이 특징이다. 사진=데이터퀘스트

세계 파운드리(반도체 위탁생산) 1위 기업인 대만 TSMC가 인공지능(AI) 반도체 시장의 폭발적인 수요에 대응하고자 차세대 집적 패키징 기술 'CoPoS(Chip-on-Panel-on-Substrate)' 개발에 속도를 내고 있다. 2026년 시험 생산 라인 가동을 시작으로 2029년 본격적인 양산에 들어갈 계획이며, AI 칩 선두주자인 엔비디아가 차세대 AI 칩과 가속기 생산에 이 기술을 적용할 첫 고객사로 유력하다.

3일(현지시각) 대만 매체 머니DJ(MoneyDJ)와 이코노믹 데일리 뉴스(Economic Daily News) 등 외신에 따르면, TSMC는 기존 첨단 패키징 기술인 CoWoS(Chip-on-Wafer-on-Substrate)의 한계를 뛰어넘는 CoPoS 기술 계획을 구체화하고 있다. CoPoS는 대규모 AI·고성능 컴퓨팅(HPC) 칩을 위한 고집적·초대형 패키지를 만드는 기술로, 브로드컴에 공급하는 CoWoS-R과 엔비디아·AMD가 사용하는 CoWoS-L을 한 단계 발전시킨 형태다.

◇ 원형 웨이퍼 넘어 '사각 패널' 시대로

CoPoS 기술의 핵심은 전통적인 300mm 원형 웨이퍼 대신 310x310mm 크기의 직사각형 패널 기판을 사용하는 데 있다. 직사각형 기판은 원형 웨이퍼보다 버려지는 가장자리 면적이 적어 기판 활용도를 최대한 높일 수 있다. 이를 통해 더 많은 칩을 탑재해 패키징 효율을 올리고 생산 단가는 낮추는 등 생산성을 획기적으로 개선할 수 있을 전망이다.

◇ 자이 AP7 공장이 핵심 거점…단계별 증설

TSMC는 대규모 투자를 통해 자이(Chiayi) 과학단지에 첨단 패키징 공장 'AP7'을 건설해 차세대 기술의 핵심 거점으로 키울 계획이다. 총 8단계로 진행하는 공장 건설 계획 가운데 4단계부터 CoPoS의 대규모 양산을 시작할 예정이다. 머니DJ에 따르면 AP7 공장의 1단계(P1)는 애플 전용 MCM(Wafer-level Multi-Chip Module) 생산 기지로 활용하고, 2단계와 3단계에서는 또 다른 첨단 패키징 기술인 SoIC(System-on-Integrated-Chips)의 생산량을 늘리는 데 집중한다. 한편, 기존 CoWoS 생산은 AP7이 아닌, 이노룩스 공장을 고쳐 만든 AP8에서 계속 담당한다.

업계에서는 CoPoS가 기존 CoWoS의 한계를 넘어 초대형 패키징과 생산 효율 혁신을 이끌 핵심 기술이 될 것으로 보고 있다. 이 기술이 향후 격화될 차세대 AI와 HPC 시장 경쟁에서 TSMC의 독보적인 위상을 더욱 공고히 할 핵심 전략이 될 것이라는 분석이다.

박정한 글로벌이코노믹 기자 park@g-enews.com