라피더스, 2나노 파운드리로 TSMC 추격…트랜지스터 밀도 2억3731만개 달성

일본 반도체 파운드리 업체 라피더스가 오는 2027년 양산을 목표로 개발 중인 2나노미터(nm) 공정 '2HP'의 트랜지스터 밀도가 대만 TSMC의 N2 공정과 대등한 수준에 이를 것이라고 테크파워업이 지난 1일(현지시간) 보도했다.

반도체 전문 분석가 커널이 엑스를 통해 공개한 자료를 보면, 라피더스 2HP 공정은 1제곱밀리미터(mm²)당 2억3731만 개의 트랜지스터 밀도를 구현한다. 이는 TSMC N2 공정(2억3617만 개/mm²)과 거의 같은 수준이며, 인텔 18A 공정(약 1억8421만 개/mm²)보다 30% 이상 높은 수치다.


라피더스는 고밀도 표준셀과 단일 웨이퍼 프런트엔드 방식에 집중해 엔지니어들이 대량 생산 전 공정을 조율할 수 있도록 했다. 회사는 네덜란드 ASML의 극자외선(EUV) 장비로 제작한 2나노 게이트올어라운드 테스트 칩이 전기 목표치를 달성했다고 발표했다.

라피더스는 2026년 초 공정설계키트(PDK) 출시를 계획하고 있으며, 2027년 IIM-1 시설에서 대량 생산을 시작해 월 약 2만5000장의 웨이퍼 생산을 목표로 하고 있다.
라피더스가 단순한 집적도 경쟁을 넘어 내세우는 차별화 전략은 속도와 유연성이다. 2027년 기준으로 TSMC보다 1-2세대 뒤처질 것으로 예상되지만, 기존 일괄 처리 공정보다 현저히 단축된 생산 주기를 약속하고 있다. 일반적으로 120일(약 4개월) 걸리는 생산 기간을 약 50일(약 두 달)로 줄이고, 긴급 주문의 경우 특급 처리 방식을 통해 15일까지 단축할 계획이다.

이를 위해 라피더스는 반도체 조립·테스트 전문업체, 전자설계자동화 업체, 지적재산권 공급업체, 소재 파트너들과 함께 반도체 후공정 협력 체계를 구축하고 있다. 또한, 일본 정부 지원과 주요 컴퓨팅 업체들의 관심을 받고 있다.

반도체 업계에서는 "트랜지스터를 많이 넣는다고 좋은 칩이 되는 것은 아니다"라는 평가가 나온다. 전력 소비량은 얼마나 적은지, 같은 전력으로 얼마나 빠른 성능을 내는지, 부품을 안정하게 조달할 수 있는지가 더 중요하다는 것이다. 특히 불량품 없이 제품을 계속 만들어낼 수 있는 생산 기술이 라피더스의 성공을 좌우할 것이라는 분석이다.


박정한 글로벌이코노믹 기자 park@g-enews.com