SK하이닉스, D램 기술 로드맵 공개…“4F² VG·3D로 미세화 한계 돌파”

SK하이닉스는 기존 D램 기술에 기반한 미세화 한계를 돌파하기 위해 10나노급 이하 공정에서 4F² VG 플랫폼 전환 검토를 추진한다.

10일 업계에 따르면 SK하이닉스는 일본 교토에서 8일부터 12일까지 진행되는 IEEE VLSI 심포지엄 2025에서 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했다. 발표에 나선 차선용 SK하이닉스 미래기술연구원장(CTO, 최고기술책임자)은 이날 기조연설에서 "현재의 ‘테크 플랫폼(여러 세대에 적용할 수 있는 기술)’을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "이를 극복하기 위해 10nm(나노미터, 10억분의 1m) 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 ‘4F² VG 플랫폼’과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔다.

차 CTO가 제시한 4F² VG 플랫폼은 D램의 셀 면적을 최소화하고 수직 게이트 구조를 통해 고집적·고속·저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다. 현재 6F² 셀이 일반적으로 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다.


차 CTO는 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 일각에선 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 우려도 제기하지만 SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다.

차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다.

행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.


장용석 글로벌이코노믹 기자 jangys@g-enews.com