TSMC, 1.6나노 검증 완료… 삼성 1.4나노 로드맵과 1년 시차

대만 TSMC가 차세대 1.6나노미터급 미세 공정인 A16 개발과 기술 검증을 마치고 2026년 4분기 양산에 들어간다.

IT 전문매체 디자인앤리유즈는 25일(현지 시각) TSMC가 A16 기술 개발을 끝내고 양산 체제를 가동한다고 보도했다. 인공지능 칩 전환기에 삼성전자가 2나노 공정 수율 안정화에 집중하면서 양사 간 차세대 미세 공정 도입 시점 차이가 글로벌 빅테크 수주 경쟁에 영향을 미칠 수 있다는 분석이 나온다.


반도체 집적도가 높아지면서 데이터 신호선과 전력 공급선을 웨이퍼 앞면에 함께 배치하던 기존 구조는 물리적 한계에 부닥쳤다. 좁은 면적 안에서 전력선과 신호선이 엉키며 전력 손실과 신호 간섭이 심화됐기 때문이다. 인공지능과 고성능 연산 장치가 요구하는 고전력 환경에서는 배선 저항으로 생기는 병목현상이 칩 성능 확장을 가로막는 주요 요인으로 꼽혔다.

TSMC는 전력 공급망을 웨이퍼 뒷면으로 분리하는 슈퍼파워레일(SPR) 기술을 A16에 적용해 문제를 해결했다. 데이터 전송 공간을 웨이퍼 전면에 단독으로 확보하는 방식이다. 전력공급 경로와 신호전달 경로가 분리되면서 회로 내 신호 간섭이 줄어들고 전력 효율이 개선됐다.

A16 공정의 핵심은 수직 후면 접촉(VB) 기술이다. 웨이퍼 뒷면에서 각 트랜지스터의 소스와 드레인 영역으로 전력을 직접 연결하는 구조다. TSMC의 개선형 2나노 공정인 N2P와 비교할 때 동일 전력 기준 연산 속도는 8%에서 10%로 향상된다. 동일 속도에서는 전력 소모를 15%에서 20% 줄일 수 있으며 칩 밀도는 8%에서 10%로 증가한다.

신규 공정 도입에 따른 팹리스 고객사의 설계 부담도 낮췄다. TSMC는 기존 웨이퍼 게이트 밀도와 나노플렉스 설계 유연성을 A16에서도 유지했다. 앞면 구조 변경을 줄여 기존 2나노 플랫폼에서 설계하던 고객사가 큰 수정 없이 공정을 전환할 수 있도록 호환성을 확보했다.

업계에서는 후면 전력 기술 적용 과정에서 셀 아키텍처 재설계를 거쳤던 인텔과 비교해 TSMC가 설계 연속성을 유지한 점을 주목한다.


공정 검증을 마친 TSMC는 후속 1.4나노급 A14 공정 양산 목표 시점을 2028년으로 설정했다. 반면 삼성전자는 SAFE 포럼 2026에서 1.4나노(SF1.4) 양산 목표 시점을 2029년으로 제시했다. 삼성전자는 2나노 공정의 수율 최적화와 고객사 확보에 우선순위를 두고 있다. 차세대 공정 로드맵의 시차는 글로벌 빅테크 기업들의 파운드리 공급망 선택에 변수로 작용할 수 있다.
TSMC 이사회는 지난 8월 11일 첨단 공정 설비와 패키징 투자를 위해 294억4250만 달러(약 40조7190억 원) 규모의 자본지출을 승인했다. 다만 인공지능 가속기 수요 급증으로 CoWoS 패키징 생산능력 부족 문제가 이어지고 있다. 대만 경제연구소는 산업 네트워크가 전문화되면서 지역 간 상호 보완 협력이 확대될 수 있다고 평가했다.

초기 양산 단계의 수율 안정화와 후공정 병목 해소 여부가 향후 파운드리 시장 경쟁의 주요 관전 포인트다. 웨이퍼 제조 비용 상승이나 초기 공정 결함이 발생할 경우 팹리스 고객사의 옹스트롬 공정 채택 속도는 조정될 수 있다.


김주원 글로벌이코노믹 기자 park@g-enews.com