평면 패키징 한계 맞은 HBM, Z축 수직 적층이 판도 바꾼다

AI 가속기 위 메모리 직접 결합하는 3D zHBM·400단 V10 낸드 종합 로드맵 분석
2030년 오프칩 메모리 시장 367조 원 팽창 속 HBM5 대비 대역폭 8배 향상 전망
1kW급 발열 제어 소재와 TSMC 중심 첨단 패키징 생태계 이탈 설득이 최대 과제

인공지능 가속기 주변의 평면 면적 한계로 발생하던 메모리 병목 현상을 해결하기 위해 공간의 Z축을 활용하는 3D 수직 적층 아키텍처가 반도체 판도를 바꾸고 있다. 이미지=제미나이3

인공지능 가속기 주변의 평면 면적 한계로 발생하던 메모리 병목 현상을 해결하기 위해 공간의 Z축을 활용하는 3D 수직 적층 아키텍처가 반도체 판도를 바꾸고 있다.

미국 피쳐럼 리서치(Futurum Research)는 지난 7일(현지시각) 보고서를 통해 가속기 바로 위에 고대역폭 메모리를 올리는 zHBM 아키텍처가 HBM5 대비 대역폭 성능을 약 8배 끌어올릴 것이라는 종합 분석을 내놓았다. 이는 한국 반도체 제조사의 종합 솔루션 경쟁력과 상용화 과제를 동시에 제기한다.

4nm 베이스 다이·30만 개 범프… 삼성전자가 제시한 3D 기술 스펙

EE타임스 보도에 따르면 삼성전자는 미국 산타클라라에서 열린 '플래시 메모리 서밋(FMS) 2026' 기조연설을 통해 차세대 3D 메모리 로드맵을 공식 공개했다. 레노 박 삼성전자 플래시 솔루션 상무는 2030년까지 사용자 1인당 초당 1000개 토큰 처리를 지원하기 위해 메모리와 가속기를 수직 결합하는 아키텍처 혁신이 필수라고 밝혔다.

삼성전자가 공개한 HBM4E 제품은 4나노미터(nm) 베이스 다이를 활용하며 내부 실리콘 관통전극(TSV) 개수를 기존 대비 약 4배 늘렸다. 열 관리와 신뢰성을 높이기 위해 30만 개 이상의 마이크로범프와 더 좁은 접합 피치를 적용했다.

차세대 HBM5에는 2나노미터 게이트올어라운드(GAA) 공정 베이스 다이를 적용하고 인터포저 채널 길이를 줄여 신호 전달 효율을 높인다. 열 배출을 돕는 굴뚝 구조의 히트 파이프 블록 신기술도 함께 도입된다.

인터포저 면적 한계와 Z축 3D 적층 패키징의 필연성

기존 2.5D 패키징은 GPU나 NPU 옆에 메모리를 평면 배치하는 방식이다. 이 방식은 프로세서 주변의 인터포저 면적이 완전히 차서 더 이상 평면으로 배치를 늘릴 수 없는 물리적 한계에 부딪혔다. 가속기의 연산 면적은 제곱으로 늘어나는 반면 테두리 길이는 선형으로만 증가하기 때문이다.

스토리지리뷰(StorageReview)와 피쳐럼 리서치의 최신 분석을 종합하면, 메모리를 가속기 위에 수직으로 올려 수천 개의 연결 통로를 직통으로 뚫는 zHBM 아키텍처 도입이 필수 흐름으로 자리 잡았다. 이 구조는 메모리와 가속기 사이의 데이터 이동 거리를 대폭 단축한다.

이를 통해 차세대 메모리인 HBM5 대비 대역폭 성능은 8배 늘어나고 메모리 밀도는 10배 이상 높아진다. 에너지 효율도 3배 향상되며 열 저항은 절반 이하로 감소한다.

데이터센터 폭발 수요와 400단 V낸드 공정 기술 혁신

AI 데이터센터 시장의 급격한 팽창이 3D 메모리 아키텍처 전환을 촉진하고 있다. 피쳐럼 리서치의 데이터센터 전문 분석 부문인 피쳐럼 인텔리전스(Futurum Intelligence) 통계 기준, 데이터센터용 오프칩 메모리 시장 규모는 2025년 171억 달러(약 24조 1246억 원)에서 2026년 968억 달러(약 136조 5654억 원)로 급증한다.

이어 2030년에는 2605억 달러(약 367조 5134억 원)에 달할 전망이다. 이에 대응해 데이터센터 주력인 HBM4E·HBM5 제품군과 함께 메모리 내부에서 일부 연산을 처리하는 LPDDR5X-PIM 및 고용량 PCIe Gen6 PM1763 스토리지 라인업이 차세대 인프라 핵심으로 부각된다.

스토리지 영역의 기술 도약도 동시에 진행되고 있다. 네트워크월드(Network World)는 웨이퍼 본딩 기술을 적용해 400단 이상을 쌓아 올린 10세대 V10 BV-NAND가 시장에 제시됐다고 지난 8일 보도했다.

셀 회로와 주변 회로를 각기 다른 웨이퍼에서 최적 공정으로 제작한 뒤 하나로 결합하는 방식이다. 이를 통해 기존 9세대 대비 저장 밀도를 58% 향상시켰다. 별도로 엣지 AI 기기 환경을 겨냥해 데이터 전송 지연을 줄인 4단 및 8단 구조의 고성능 솔루션 zNAND-O 개발도 병행되고 있다.

한국 가치사슬 파급 효과와 상용화 걸림돌

이번 분석은 한국 반도체 가치사슬에 중요한 시사점을 던진다. 메모리 설계와 파운드리, 첨단 패키징을 한 기업이 전담하는 종합 반도체(IDM) 턴키 역량이 3D 수직 적층 환경에서 강력한 차별화 무기가 될 수 있기 때문이다.

설계부터 양산까지 단계를 단축하고 3D 통합 효율을 극대화하면, 한국 하이브리드 본딩 장비 기업과 초정밀 계측업체, 방열 소재 기업으로 대규모 수주 낙수효과가 이어질 수 있다.

다만 상용화까지 넘어야 할 기술적·구조적 위험 요인은 명확하다. 1킬로와트급 열을 발산하는 가속기 바로 위에 열에 약한 메모리를 얹기 때문에 열 추출 신소재 확보가 핵심 과제다.

10마이크로미터 이하의 초미세 웨이퍼 접합 수율을 양산 수준으로 끌어올리는 일도 난제다. 글로벌 팹리스 고객사들이 대만 TSMC 중심의 기존 첨단 패키징 생태계에 형성된 락인(Lock-in) 효과를 깨고 이탈하도록 설득해야 하는 비즈니스 장벽도 여전히 높다.

김주원 글로벌이코노믹 기자 park@g-enews.com