로직 안착 하이브리드 본딩, HBM 연기로 소부장 재편

글로벌 로직 반도체 진영이 2026년 9월 하이브리드 본딩 양산에 성공했으나, 메모리 업계는 비용 부담으로 도입을 HBM5 세대로 미뤘다.

톰스 하드웨어는 9월 3일(한국시간) 기사에서 로직 칩렛과 HBM 진영 사이에서 무범프 구리 접합 상용화 일정이 양극화됐다고 보도했다. JEDEC 규격 완화 논의로 기존 공정 수명이 늘어나면서, 한국 반도체 제조사의 차세대 패키징 설비 전환 속도도 달라질 전망이다.


기존 반도체 패키징은 칩과 기판을 연결할 때 솔더 마이크로범프를 활용해 신호를 전달해 왔다. 그러나 단자 간격을 좁히는 물리적 한계에 부딪히면서 연마한 구리 패드를 직접 맞붙이는 하이브리드 본딩이 차세대 대안으로 떠올랐다.
인텔은 18A 공정 기반 차세대 서버용 CPU 클리어워터 포레스트에 포베로스 다이렉트 3D 기술을 대량 양산 방식으로 적용해 제품 출하를 시작했다. AMD 역시 TSMC의 SoIC 기술을 기반으로 3D V-캐시 제품군을 시장에 선보여 왔다. 로직 칩렛 진영은 초고밀도 공정에 성공적으로 안착했다.

파운드리 1위 TSMC는 2023년 9마이크론 피치를 달성한 데 이어 2025년 6마이크론으로 줄였고 오는 2029년까지 4.5마이크론을 달성하는 세부 로드맵을 확정했다. 수직 연결 피치를 좁히면 칩 스택 내부 통신 속도가 비약적으로 향상된다. 연산 유닛 간 고속 결합력이 크게 강화된다.


구리 패드를 열과 압력으로 직접 붙이는 하이브리드 본딩은 단자 사이 간격을 없애 집적도를 끌어올린다. 톰스 하드웨어 분석을 보면 기존 2.5D 마이크로범프 방식의 신호 연결 밀도는 제곱밀리미터당 약 1500개 수준이다. 반면 하이브리드 본딩은 제곱밀리미터당 약 14000개 신호를 구현해 9배 이상 높은 인터커넥트 밀도를 나타낸다. 연결 밀도 격차가 뚜렷하다.

보도에 따르면 “웨이퍼-투-웨이퍼(W2W), 다이-투-웨이퍼(D2W)” 방식으로 확장할 수 있어 설계 자유도가 넓어지며 기존 2.5D 방식 대비 신호 인터커넥트 밀도를 약 15배 수준까지 확보할 수 있다. 초고밀도 접합의 강점이다. 솔더 범프 공간을 완전히 제거하면서 전기 저항을 낮추고 열 방출과 전력 효율을 함께 개선한다.

그러나 HBM 진영은 공정 전환 시점을 늦추는 분위기다. 국제반도체표준협의기구(JEDEC)가 고대역폭 메모리 적층 높이 제한 규격을 기존 775마이크론에서 최대 900마이크론 수준으로 확대하는 방안을 검토하면서 숨통이 트였다. 메모리 제조사 입장에서는 초기 투자비와 공정 난도가 높은 하이브리드 본딩 대신 기존 열압착(TC) 본딩을 한 세대 더 유지할 여지가 생겼다. 업계는 HBM4E나 HBM5 세대로의 전환 시점을 차분히 예상한다.

한국 메모리 제조사인 SK하이닉스와 삼성전자는 단기 공정 전환 비용 부담을 덜어내는 흐름이다. 기존 미크로범프 공정 수명이 늘어나면서 신규 하이브리드 본딩 라인 구축에 수반되는 대규모 설비투자 집행 일정을 유연하게 조율할 수 있게 됐다. 기존 양산 라인의 감가상각을 유지하며 원가 경쟁력을 방어하는 전략이다.

반면 첨단 후공정 장비 공급망은 분야별로 희비가 갈린다. 기존 열압착 본딩 장비사는 수주 안정성을 이어가지만, 초정밀 세정 장비와 CMP 연마재 공급사는 납품 시점이 2020년대 말로 미뤄지는 위험을 안게 된다. 소부장 밸류체인의 수혜 시점이 엇갈리는 배경이다.

다만 주요 인공지능 칩 고객사가 고단 적층 메모리의 방열 특성과 극단적 전송 대역폭 확대를 요구하며 무범프 접합을 필수 납품 조건으로 제시할 경우, 한국 기업들의 기존 공정 유지 계획은 조기 수정될 수 있다.

향후 관건은 JEDEC의 900마이크론 규격 확정 여부와 2020년대 말 HBM5 양산 시점의 수율 확보다. 로직 패키징 시장에서 먼저 검증된 무범프 접합 공정이 메모리 분야에서도 원가 장벽을 넘고 상용화에 성공할 수 있을지 시장의 관심이 쏠린다. 기술과 비용의 균형점 찾기가 이어진다.


김주원 글로벌이코노믹 기자 park@g-enews.com