시놉시스, 3D 적층 PCIe 6.0 검증…HBM4 판도 흔든다

미국 반도체 설계 자산기업 시놉시스가 상하 칩을 맞붙이는 3차원 적층 패키지 내부에서 초당 128기가바이트를 전송하는 PCIe 6.0 물리 계층 테스트칩 동작 검증을 마쳤다. 톰스하드웨어는 지난 20일(현지시각) 시놉시스가 수직 적층 구조 안에서 초고속 인터페이스 신호 품질을 확보한 첫 실리콘 검증 결과를 발표했다고 보도했다.

로직 다이와 메모리를 수직 결합하는 하이브리드 본딩 기술이 고속 데이터 통로에서 검증되면서 차세대 HBM4E 양산을 준비하는 한국 메모리 업계의 설계 전략에도 직접 영향이 미친다는 분석이 나온다.


단일 칩이나 2.5차원 패키지에서는 입출력 단자를 다이 가장자리에 배치해 기판과의 연결선을 짧게 유지했다. 이 방식은 신호 감쇠와 반사를 줄이는 표준 설계로 통했다. 반면 상하 다이를 직접 맞닿게 붙이는 3차원 페이스투페이스 구조에서는 기존 설계를 쓸 수 없다.
하단 칩을 뒤집어 상단 로직 칩의 재배선층과 맞붙이면 입출력 단자가 연결 대상인 기판 반대쪽을 바라본다. 시놉시스는 기존 2차원 칩을 분해한 뒤 실리콘을 관통하는 통로를 뚫고 3차원 공정설계키트에 맞춰 회로를 새로 그렸다. 수직 통로는 활성 실리콘 영역을 통과하므로 주변에 완충 공간을 확보하는 설계 변경을 거쳤다.


검증에 쓰인 테스트칩은 5나노미터 공정으로 제작했다. 8개 레인을 결합해 64GT/s 속도를 내며 초당 128기가바이트 대역폭을 구현했다. 신호 방식은 심볼당 2비트를 싣는 4단계 펄스 진폭 변조를 채택했다. 수신부 신호 품질은 기준치 오류율을 안정되게 충족했다.

신호 전달 경로는 직선이 아닌 우회로를 거친다. 만미트 와리아 시놉시스 제품 관리 부문 총괄 디렉터는 일렉트로닉 디자인을 통해 신호 배선이 상부 금속층으로 올라간 뒤 방향을 바꾸어 기판으로 내려간다고 밝혔다. 전극 개수를 늘려 대역폭을 넓히는 과정에서 신호 간섭을 제어하는 절충점을 찾는 작업이 핵심 과제로 꼽힌다.


일본 후지쯔는 시놉시스와 상반된 분리 구조를 채택했다. 개발 중인 모나카 프로세서는 2나노미터 연산 칩렛 4개를 5나노미터 SRAM 위에 수직 적층하면서도 메모리 제어기와 12채널 DDR5 인터페이스는 외부 입출력 다이로 뺐다. 초고속 입출력 부위를 적층부 밖으로 격리해 신호 배치 난도를 낮추려는 계산이다.
한국 메모리 제조사들은 HBM4와 HBM4E에서 베이스 로직 다이에 하이브리드 본딩을 도입하는 방안을 추진하고 있다. 고속 인터페이스를 적층 내부에 통합할지 혹은 별도 칩렛으로 분리할지에 따라 수율과 발열 제어 성패가 갈릴 수 있다. 시놉시스는 입출력부를 측면 칩렛으로 옮기는 3.5차원 구조 역시 차세대 대안으로 제시했다.

3차원 수직 적층 안에서 고속 인터페이스를 직접 구현하는 기술은 대역폭을 극대화할 수 있지만 복잡한 배선과 신호 간섭이라는 기술 부담을 안고 있다. 한국 반도체 생태계가 맞춤형 HBM 시장에서 주도권을 굳히려면 하이브리드 본딩 양산 수율과 수직 인터페이스 신뢰성을 동시에 입증해야 한다는 평가가 나온다.


김주원 글로벌이코노믹 기자 park@g-enews.com