'추론 메모리 병목' 깬 퀄컴…LPDDR 수직 적층으로 데이터센터 정조준

미국 팹리스 반도체 기업 퀄컴이 샌디에이고 연구소에서 1세대 고대역폭 연산(HBC) 실리콘 검증을 끝내고, 기존 모바일 디램(LPDDR5X)보다 유효 메모리 대역폭을 18배 끌어올리는 데 성공했다.

정보기술 매체 Wccftech는 11월 3일(현지시각) 퀄컴이 실제 가동 환경과 동일한 조건에서 메모리 읽기와 쓰기 전 경로, 메모리 근접 연산 동작을 입증했다고 보도했다.

거대언어모델 추론 과정에서 데이터 전송 병목이 커지는 가운데, 저전력 디램을 활용한 새 아키텍처가 고비용 메모리 중심인 데이터센터 시장에 새로운 선택지를 제시할지 주목을 받는다.

인공지능 모델이 토큰 하나를 만들어낼 때마다 연산 장치는 막대한 가중치 데이터를 메모리로부터 실시간으로 끌어와야 한다. 데이터센터 규모에서 일어나는 이러한 데이터 이동은 심각한 전력 소모와 전송 지연을 일으키며 서버 운영비 증가를 부른다.

퀄컴은 연산 장치와 메모리를 한 몸처럼 밀착시키는 방법으로 이 문제를 풀었다. 인공지능 가속기 기반 다이 위에 저전력 디램 다이를 직접 쌓는 '웨이퍼 투 웨이퍼' 결합 공정을 도입했다. 이 결합 방식은 부품 사이 데이터 이동 거리를 기존 밀리미터 단위에서 마이크로미터 단위로 크게 줄인다.

퀄컴은 업계 표준 자동 시험 장비를 투입해 무작위 가중치와 활성화값 조건에서도 정상 동작을 확인했다. 연산 회로 위에 메모리를 결합하는 연구를 10년 넘게 진행하며 쌓은 공정 경험을 실제 칩 형태로 구현한 결과다.


정보기술 매체 핫하드웨어와 퀄컴 공개 자료에 따르면, 고대역폭 연산 구조는 저전력 디램보다 유효 대역폭이 18배 높다. 차세대 규격인 4세대 고대역폭 메모리(HBM4) 예상 사양과 비교해도 소비 전력 1와트(W)당 유효 대역폭이 5배 이상 높다는 계산이 나온다.

다만 이 수치는 퀄컴이 당초 제시했던 목표치인 6배에는 다소 못 미친다. 퀄컴은 이 수치가 시험 환경에 맞춰 환산한 자체 추정치이며, 실제 작업 부하와 시스템 구성에 따라 최종 성능은 달라질 수 있다고 덧붙였다.
적층 구조에서 일어나는 불량을 막기 위해 예비 회로와 메모리 재배치 기술을 넣어 손상된 구역을 우회하도록 설계했다. 이번 검증에는 2층 적층 구조를 썼지만, 향후 양산할 상용 제품에는 4층 디램 구조를 적용한다. 웨이퍼 결합 공정은 파운드리와 후공정 협력사를 통해 검증 절차를 밟았다. 구체적인 칩 공급 단가는 공개되지 않았다.


퀄컴의 이번 하드웨어 실증은 인공지능 추론 서버 시장에서 독점적 지위를 누리는 고비용 고대역폭 메모리(HBM) 체제의 틈새를 겨눈다. 저전력 모바일 디램의 원가 경쟁력과 수직 적층 기술을 결합해 전력 효율과 전송 속도를 함께 잡겠다는 구상이다.

한국 반도체 산업은 SK하이닉스와 삼성전자가 주도하는 HBM 공급망에 주력하고 있으나, 퀄컴이 적층에 활용하는 저전력 디램(LPDDR) 역시 주요 공급처는 한국 기업들이다.

만약 퀄컴의 방식이 대량 양산 단계에서 수율과 안정성을 증명한다면, HBM 단일 의존에서 벗어나 고부가가치 서버용 저전력 디램 수요가 함께 늘어나는 등 한국 메모리 업계의 차세대 수주 구성에도 복합적인 영향을 미칠 수 있다.

반면 데이터센터 시장의 진입 장벽은 여전히 높다. 연구소 수준의 초기 실리콘 측정을 넘어 독립 기관의 비교 평가를 거쳐야 하며, 대규모 연산 부하가 걸리는 실제 상용 서버 환경에서 발열 제어와 수율을 증명하지 못하면 시장 침투가 제한될 수 있다.

퀄컴은 2027년 상반기 드래곤플라이 AI250 시제품을 공급하고 오리온 기반 C1000 서버용 중앙처리장치(CPU)를 함께 배치할 계획이다. 이 하드웨어는 38.6테라바이트(TB) 메모리와 초당 7.4페타바이트(PB) 유효 대역폭을 갖춘 수랭식 인프라에 장착된다.

2028년에는 차세대 고대역폭 연산 칩을 얹은 드래곤플라이 AI300 출시를 예고했다. 연구실 밖 실제 데이터센터 환경에서 발열 제어와 양산 수율을 얼마나 끌어올리느냐가 향후 상용화의 가늠자가 될 전망이다.


김주원 글로벌이코노믹 기자 park@g-enews.com