[실리콘 디코드] 日 라피더스, '유리 인터포저' 공개…TSMC 아성에 도전장

일본 반도체 부활의 선봉장 '라피더스(Rapidus)'가 인공지능(AI) 칩 제조의 판도를 바꿀 핵심 패키징 기술을 전격 공개했다. 기존 TSMC가 주도해온 실리콘 인터포저 방식의 한계를 넘어서는 '유리 인터포저' 기술이다. 일본의 강점인 디스플레이 공정 노하우를 반도체에 접목한 이 승부수가 양산 시점인 2028년 글로벌 첨단 패키징 시장의 새로운 표준이 될지 업계의 이목이 쏠리고 있다.

18일(현지 시각) 닛케이·디지타임스 등 외신에 따르면 라피더스는 최근 AI 칩용 유리 인터포저 시제품 개발에 성공했다고 발표했다. 인터포저는 여러 개의 칩을 하나의 패키지 안에 연결하는 핵심 부품이다. 라피더스는 기존의 300㎜ 실리콘 웨이퍼 대신 600㎜ x 600㎜ 크기의 대형 사각형 유리 기판을 활용한 세계 최초의 사례라고 강조했다.


라피더스의 유리 기판 방식은 기존 방식 대비 압도적인 경제성을 자랑한다. 단 한 장의 유리 기판에서 생산할 수 있는 인터포저 수량은 실리콘 웨이퍼의 10배를 넘어선다. 또한, 기존 제품보다 1.3~2배 더 큰 인터포저 제작이 가능해 하나의 패키지에 더 많은 칩을 집적할 수 있으며, 전력 효율 또한 실리콘보다 우수하다.

이러한 도약에는 일본의 '디스플레이 장인'들이 핵심 역할을 했다. 라피더스는 유리의 취약성인 파손과 휨 현상을 극복하기 위해 샤프(Sharp) 등 일본 가전·디스플레이 업체 출신 엔지니어들을 대거 영입했다. 600㎜ 기판은 LCD 패널 업계에서는 이미 성숙한 규격으로, 검증된 공정 기술을 반도체 제조에 이식해 개발 장벽을 낮췄다.

유리 기판을 향한 행보는 라피더스만이 아니다. 인텔(Intel) 역시 독자적인 유리 기판 기술을 개발 중이지만, 인텔이 '기판(Substrate)' 자체를 유리에 집중하는 반면 라피더스는 칩과 기판 사이를 잇는 '인터포저'를 유리에 구현해 원가 경쟁력을 높이는 데 초점을 맞추고 있다.

글로벌 1위 파운드리 TSMC 역시 수수방관하지 않고 있다. TSMC는 현재 대량 양산 중인 실리콘 인터포저 기반의 CoWoS 기술을 고도화하는 한편, 차세대 패키징을 위해 '재배선층(RDL) 인터포저' 등 대안 기술을 확장하며 수성 기조를 강화하고 있다. 오리이 야스미쓰 라피더스 전무는 "기존 공정에 얽매이지 않는 라피더스의 강점을 살려 AI 칩에 가장 적합한 고효율 소재를 선점했다"고 자신감을 내비쳤다.

라피더스는 2026년 3월께 2나노 공정용 설계 키트(PDK)를 출시하고, 2027회계연도 하반기 가동을 거쳐 2029~2030년 1.4나노 양산으로 진격할 계획이다. 일본 정부는 이미 2조9000억 엔의 지원을 약속했으며, 혼다·캐논 등 민간 투자자들의 합류도 가속화되고 있다.


박정한 글로벌이코노믹 기자 park@g-enews.com