TSMC, 2D 반도체 계면 한계 극복… 초박형 산화알루미늄 적용

TSMC가 대만 국립양명교통대 연구팀과 함께 이차원 반도체의 전하 이동도 저하 문제를 해결할 초박형 산화알루미늄 계면 기술을 개발했다.

세미컨덕터 패키징 뉴스는 10일(현지시각) 이번 성과가 차세대 초미세 공정 연구의 중요한 계기가 될 것이라 보도했다. 삼성전자와 SK하이닉스 등 한국 반도체 기업의 1나노미터 이하 공정 R&D 전략에도 직접 영향을 줄 것으로 보인다.


이차원 반도체는 원자 수준 두께에서도 반도체 특성을 유지해 기존 실리콘의 미세화 한계를 극복할 대안으로 꼽힌다. 반면 전류를 제어하는 게이트 절연막을 만드는 과정에서 유전체 관련 산란이 일어나 소자 성능이 떨어지는 치명적인 한계가 있었다.
연구팀은 신규 소재를 찾는 대신 계면 구조를 다듬는 에피택셜 계면 엔지니어링 방식을 선택했다. 연구진은 초고진공 상태에서 단일층 이황화몰리브덴 표면에 알루미늄 막을 먼저 쌓은 뒤 이를 산화시켜 약 0.42나노미터 두께의 균일한 산화알루미늄층을 제작했다.

이는 새로운 재료를 개발하는 대신, 반도체 표면에 원자 몇 개 수준(0.42나노미터)의 아주 얇고 고른 보호막을 덧씌워 전자가 걸림돌 없이 매끄럽게 지나가도록 경계면을 다듬은 기술이다. 이 초박형 계면은 게이트 절연막 사이의 접합 품질을 높이고 전하 산란을 눌러주는 역할을 맡는다.


이번 기술을 적용한 단일층 이황화몰리브덴 탑게이트 트랜지스터는 미세한 크기에서도 낮은 누설 전류와 뛰어난 동작 안정성을 입증했다. 기존 반도체 제조 공정과 원활히 통합될 수 있는 가능성도 함께 확인됐다.

주요 반도체 기업들의 이차원 소자 확보 경쟁은 한층 격화되는 흐름이다. TSMC는 지난 6월 imec, ASML과 협력해 300밀리미터 웨이퍼 기반의 필드 효과 트랜지스터 통합 공정을 선보였다.

이 연구에서는 이황화몰리브덴과 이황화텅스텐 등을 채널 물질로 써서 50나노미터 접촉 게이트 간격 트랜지스터를 구현했다. 인텔 파운드리 역시 2025년 말 imec과 함께 300밀리미터 공정 장비용 이차원 필드 효과 트랜지스터 공정 모듈 시연을 완료했다.

이번 TSMC 연구진의 계면 제어 기술 확보는 파운드리 미세 공정 경쟁에서 이차원 소재 도입 시점을 당기는 계기가 될 전망이다.

한국 반도체 산업 관점에서는 삼성전자와 SK하이닉스의 차세대 초미세 공정 기술 확보 전략에 직접적인 파급력을 가진다. 게이트 유전체 및 계면 증착 장비를 다루는 한국 소재·부품·장비 기업들의 공급망 개편 움직임도 빨라질 수 있다.

다만 이차원 소재의 대면적 균일 성장과 대량 양산 수율 확보, p형 트랜지스터와의 안정적인 통합 등 해결해야 할 난제가 남아 있어 실제 제품 양산 적용까지 상당한 시간이 걸릴 수 있다.


김주원 글로벌이코노믹 기자 park@g-enews.com