TSMC에 안긴 대만 2나노… 韓 HBM 주도권 흔든다

대만 ASIC 디자인하우스 글로벌 유니칩(GUC)이 TSMC의 2나노미터(N2P) 공정을 적용해 초당 16기가비트(Gbps) 속도를 내는 HBM4E 물리계층(PHY)과 컨트롤러 설계자산(IP)의 테이프아웃을 끝냈다.

이 회사는 해당 설계를 이미 고객사 인공지능(AI) 주문형반도체(ASIC)에 반영했으며, TSMC CoWoS-L 첨단 패키징을 통해 제작 검증을 마쳤다고 2026년 9월 22일(현지시각)공식 발표했다. 베이스다이 공정이 파운드리 첨단 노드로 이전되는 흐름 속에서, 이번 발표는 SK하이닉스와 삼성전자의 6세대 HBM 베이스다이 외주 및 내재화 전략에 직접적인 파급을 미친다.


이번에 선보인 HBM4E IP는 모든 서명 완료 동작 조건에서 최대 16Gbps의 데이터 전송 속도를 제공한다. TSMC 3나노(N3P) 공정에서 실리콘 검증을 끝낸 12Gbps HBM4 IP를 기반 삼아 데이터 처리 성능을 한 단계 끌어올렸다. 초미세 선폭을 활용해 칩 면적을 줄이면서도 전력 소모를 통제하는 데 초점을 맞췄다.
신호 전달의 안정성도 강화했다. GUC는 자체 인터포저 배치 기술을 접목해 신호 무결성(SI)과 전력 무결성(PI)을 확보했고, 다양한 CoWoS 구성 환경에서 발생하는 전기 간섭을 억제했다. 초고속 인터페이스 구동 환경에서 신호 감쇄를 줄이는 설계다.


신규 IP는 TSMC SoIC-X 3D 수직 적층 공정 지원을 핵심 규격으로 내세운다. 하부 다이에 배치하는 페이스업(Face-up) 구조를 지원하도록 설계했다. 칩 내부에 실리콘관통전극(TSV)을 배치해 상부 다이로 신호를 뽑아내고 전력을 직결 공급하는 통로를 구축했다. 복잡한 다중 다이 적층 구조를 단순화하는 방식이다.

검증 과정의 신뢰도를 높이기 위해 프로틴텩스(proteanTecs)의 회로 감시 기술도 통합했다. 시험 단계 계측 가시성을 확보하고 제품 출하 뒤 현장 작동 안정성을 확인하기 위한 조치다.

이고르 엘카노비치 GUC 최고기술책임자(CTO)는 "2나노 공정에서 16Gbps를 구현한 성과는 최신 패키징 기술을 생산 가능한 HBM 솔루션으로 발 빠르게 전환하는 능력을 입증한다"고 설명했다. 3D 인터페이스 포트폴리오를 완비해 고객사 칩렛 통합을 뒷받침한다는 계획이다.

대만 ASIC 생태계가 2나노 기반 16Gbps IP를 선점함에 따라 한국 반도체 생태계의 경쟁 지형도 영향을 받는다. 6세대 HBM부터는 D램을 제어하는 베이스다이가 첨단 파운드리 공정으로 제작된다. SK하이닉스는 TSMC 파운드리를 활용해 맞춤형 베이스다이를 생산하는 협력을 이어가고 있다. 대만 디자인하우스가 고속 IP 상용화 속도를 높일수록 TSMC 주도 첨단 패키징 생태계의 공급망 영향력은 견고해질 수 있다.

반면 삼성전자는 메모리 셀 제조부터 파운드리 2나노 공정, 독자 첨단 패키징(I-Cube)을 하나로 묶는 턴키 공급 방식을 내세운다. GUC가 상용 IP를 선제 공개함에 따라 자체 가속기를 기획하는 빅테크 기업들이 TSMC 파운드리와 전문 디자인하우스를 연계하는 공정을 유력한 대안으로 검토할 여지가 넓어졌다. 한국 파운드리가 추진하는 일괄 수주 모델에 맞대응 압박이 더해지는 구조다.

공정 확산에 제동을 걸 반대 시나리오도 존재한다. 2나노 미세공정과 3D SoIC 패키징을 동시 결합하는 방식은 극자외선(EUV) 노광 공정 비용을 상승시켜 고객사의 칩 제조 비용을 끌어올릴 수 있다. 고속 동작 환경에서 열 방출 관리에 실패하거나 패키징 결합 수율이 기준에 미치지 못하면 실제 칩 양산 도입 시점은 뒤로 밀릴 수 있다.

시장에서는 16Gbps HBM4E 규격의 실질 수율 지표와 주요 빅테크 기업들의 맞춤형 베이스다이 발주 물량이 실제 시장 진입 여부를 판가름할 핵심 잣대로 꼽힌다. 고성능 AI 반도체의 원가 타당성과 열 제어 안정성이 정량 데이터로 입증되는 시점에 차세대 메모리 주도권의 향방이 명확해질 전망이다.


김주원 글로벌이코노믹 기자 park@g-enews.com