"수직으로 쌓는다"…삼성전자, 세계 최초 42나노 3D적층 트랜지스터 구현 성공

삼성전자가 세계 최초로 42나노미터(nm) 게이트 피치 수준의 3차원 적층 전계효과 트랜지스터(3D Stacked FET) 구현에 성공했다. 수평 방향 미세화 한계에 직면한 로직 반도체에서 트랜지스터를 수직으로 쌓아 집적도를 높이는 구조적 돌파구를 마련했다는 평가다.

삼성전자는 17일 반도체연구소 로직 TD팀이 2026 VLSI 심포지엄에서 42나노미터 수준의 3D Stacked FET 구조를 세계 최초로 구현했다고 발표했다. 해당 논문은 2026 VLSI 심포지엄 베스트 페이퍼로 선정됐다.

3D Stacked FET는 트랜지스터를 평면 위에 나란히 배치하는 기존 방식에서 벗어나 위아래로 쌓는 구조다. 단위 면적 안에 더 많은 트랜지스터를 넣을 수 있어 로직 반도체의 집적도 개선을 위한 차세대 기술로 주목된다.


기존 로직 반도체는 트랜지스터 간격을 수평 방향으로 줄이며 집적도를 높여 왔다. 하지만 간격이 좁아질수록 소자 사이를 전기적으로 분리하는 절연체도 얇아져 일정 두께 이하에서는 절연 효과가 약해지는 한계가 있다. 이 경우 트랜지스터 사이에 전류가 흐르며 소자가 정상적으로 동작하지 않을 수 있다.
삼성전자가 이번에 제시한 해법은 수직 적층 구조다. 수평 면적을 더 줄이는 대신 트랜지스터를 위아래로 쌓아 같은 면적 안에 더 많은 소자를 구현하는 방식이다. 삼성전자 연구팀은 이론상 같은 수평 면적 안에 기존보다 2배 많은 소자를 구현할 수 있다고 설명했다.

수직 적층 구조는 메모리 반도체에서 먼저 활용돼 왔다. 낸드플래시의 V낸드와 고대역폭메모리(HBM)가 대표적이다. 삼성전자는 이 같은 적층 개념을 로직 반도체 영역으로 확장해 수평 미세화 한계를 넘는 기술 방향을 제시했다.

삼성전자는 이번 연구에서 업계 최소 게이트 피치 기록도 경신했다. 게이트 피치는 인접한 게이트 중심 간 거리를 뜻한다. 이 값이 작을수록 단위 면적당 더 많은 트랜지스터를 배치할 수 있어 집적도의 핵심 지표로 쓰인다. 기존 업계 최소 기록은 48나노미터였지만 삼성전자는 이를 42나노미터까지 낮췄다.

기술 구현 과정에서는 위아래 트랜지스터를 수직으로 직접 연결도 경신했다. 게이트 피치는 인접한 게이트 중심 간 거리를 뜻한다. 이 값이 작을수록 단위 면적당 더 많은 트랜지스터를 배치할 수 있어 집적도의 핵심 지표로 쓰인다. 기존 업계 최소 기록은 48나노미터였지만 삼성전자는 이를 42나노미터까지 낮췄다.

기술 구현 과정에서는 위아래 트랜지스터를 수직으로 직접 연결하는 RBC(RX Bounded Contact) 공정이 핵심 난제로 꼽혔다. 기존 방식이 트랜지스터 측면을 활용해 우회 연결하는 구조였다면, RBC는 위아래 트랜지스터를 수직 방향으로 뚫어 연결하는 방식이다. 깊고 좁은 공간을 정밀하게 식각하고 금속과 절연체를 채워야 해 공정 난도가 높다.
황동훈 삼성전자 반도체연구소 로직 TD팀 수석 연구원은 "이번에 개발한 RBC는 위아래 트랜지스터를 수직으로 ‘I’자 형태로 곧장 뚫어 연결하는 방식"이라며 "3배 이상 깊이를 뚫어야 해 공정 난도가 매우 높다"고 설명했다.


삼성전자는 3D Stacked FET 구조가 양산화될 경우 전력 효율과 성능 측면에서 큰 폭의 개선을 기대할 수 있다고 보고 있다. 같은 면적 안에 배치되는 트랜지스터 수가 늘어나는 만큼 전력 효율이 높아지고, 이론적으로 성능 개선 효과도 커질 수 있다는 설명이다.

황 연구원은 "수직 적층 구조를 적용하면 같은 면적당 트랜지스터 개수가 2배로 늘어나므로 전력 효율도 2배 개선된다"며 "트랜지스터 수가 단숨에 2배 늘어나는 만큼 이론적으로 성능도 100% 향상되는 것과 같다"고 말했다.

다만 제품화까지는 추가 검증이 필요하다. 삼성전자는 이번 연구를 로직 제품을 구성하는 기본 소자를 구현한 단계로 보고 있다. 앞으로 회로가 정상 동작하는지 확인하는 테스트 회로인 링 오실레이터(Ring Oscillator)와 고속 임시 메모리 회로인 정적 램(SRAM) 개발을 통해 제품화 가능성을 검증할 계획이다.

삼성전자 반도체연구소 로직 TD팀은 이번 42나노미터 게이트 피치 3D Stacked FET 구현이 로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터 한계를 수직 공간으로 확장하는 계기가 될 것으로 보고 있다. 인공지능(AI)과 고성능 컴퓨팅(HPC) 등 고집적·저전력 반도체 수요가 커지는 가운데 차세대 로직 반도체 기술 경쟁의 방향도 수직 적층으로 넓어질 전망이다.


장용석 글로벌이코노믹 기자 jangys@g-enews.com