인텔, 4억 달러 고NA EUV 승부수…TSMC 1.4nm 경쟁 2027년 분수령

인텔이 대만 파운드리 업체 TSMC를 추격하기 위해 대당 최대 4억 달러(약 5800억 원)에 달하는 ASML의 차세대 고개구수(高NA) 극자외선(EUV) 리소그래피 장비에 승부를 걸었다.

톰스하드웨어와 디지타임스, 풀닷컴 등은 지난 30일(현지시간) 인텔이 로직 타일 4개와 고대역폭메모리(HBM) 4세대 12단 적층을 결합한 대형 AI 칩 테스트베드를 공개하고, 2027년 14A(1.4나노미터급) 공정 양산을 목표로 고NA EUV 장비 배치를 확대하고 있다고 보도했다.

고NA EUV는 기존 EUV보다 더 높은 해상도를 제공하는 차세대 노광 장비다. NA(개구수)는 렌즈가 빛을 모으는 능력을 나타내는 지표로, 값이 높을수록 더 미세한 패턴을 새길 수 있다. 기존 EUV 장비의 개구수가 0.33 수준이라면 고NA EUV는 이를 0.55까지 끌어올려 2나노미터 이하 초미세 공정을 가능하게 한다.


인텔 파운드리는 이번 주 공개한 홍보 자료에서 4개 로직 타일과 12개 HBM4급 메모리 스택, 2개 입출력(I/O) 타일을 결합한 8 레티클 크기 시스템인패키지(SiP)를 선보였다. 레티클은 반도체 노광 공정에서 한 번에 찍을 수 있는 최대 칩 크기 단위다.
인텔은 앞서 지난해 12월 16개 로직 타일과 24개 HBM5 스택을 담은 개념 설계를 발표했다. 하지만 이는 미래 청사진일 뿐 당장 만들 수는 없는 구상이었다. 이번에 공개한 테스트베드는 현재 보유한 기술로 실제 제조가 가능한 수준이라는 점에서 차이가 있다. 인텔이 초대형 AI 칩을 만들 수 있는 현실적 역량을 갖췄음을 보여주는 셈이다.

이 플랫폼 핵심에는 인텔 18A 공정으로 제작한 4개 대형 로직 타일이 자리한다. 로직 타일은 실제 연산을 수행하는 두뇌 역할을 한다. 18A 공정은 리본FET 게이트올어라운드(GAA) 트랜지스터와 파워바이아 후면 전력 공급 기술을 적용했다. GAA는 전류 누설을 최소화하는 차세대 트랜지스터 구조이고, 후면 전력 공급은 칩 뒷면으로 전기를 공급해 앞면 공간을 더 효율적으로 활용하는 기술이다.

로직 타일 주변으로 HBM4급 메모리 스택과 I/O 타일을 배치하고, 이들을 기판에 직접 내장한 EMIB-T 2.5차원 브리지로 연결했다. EMIB-T는 칩과 칩을 연결하는 다리 역할을 하는데, 브리지 내부에 관통실리콘비아(TSV)라는 수직 통로를 추가해 전력과 신호를 위아래는 물론 좌우로도 전달할 수 있다. 이를 통해 더 많은 데이터를 주고받으면서도 전력을 효율적으로 공급할 수 있다.

인텔은 UCIe 다이투다이 인터페이스를 통해 초당 32기가 이상 속도로 칩 간 데이터를 주고받으며, 이를 활용해 C-HBM4E 메모리 스택을 연결한다고 밝혔다. 수직 통합 측면에서는 18A-PT 공정 기술을 적용한 베이스 다이(기초 칩) 위에 18A/18A-P 컴퓨트 다이(연산 칩)를 쌓아 올렸다. 18A-PT는 그 위에 다른 칩을 올려야 하므로 후면 전력 공급과 수직 통로, 칩과 칩을 직접 붙이는 하이브리드 본딩 기술을 모두 지원하도록 설계한 공정이다.

칩을 수직으로 연결할 때는 포베로스 2.5D, 포베로스-R, 포베로스 다이렉트 3D 등 인텔의 패키징 기술군을 활용해 구리와 구리를 미세하게 직접 연결하는 방식을 구현했다. 이는 마치 레고 블록을 정밀하게 쌓듯이 여러 칩을 입체적으로 결합하는 기술이다.

인텔이 TSMC와 공정 경쟁에서 뒤처진 결정적 계기는 2018년부터 2020년까지 EUV 도입을 미루고 기존 심자외선(DUV) 장비를 한계까지 활용하려던 전략이 실패한 데 있다. 이 기간 TSMC는 ASML의 저NA EUV 장비를 선제 도입해 미세 공정 경쟁에서 앞서 나갔고, AMD는 x86 중앙처리장치(CPU) 생산을 TSMC 파운드리에 위탁하며 시장 점유율을 크게 확대했다.

머큐리 리서치에 따르면 AMD의 데스크톱 x86 CPU 시장 점유율은 2018년 3분기 13%에서 지난해 33.6%로 급등했다. 같은 기간 인텔 점유율은 87%에서 66.4%로 떨어졌다. 서버 시장에서도 TSMC가 제조한 AMD의 에픽(Epyc) CPU가 인텔 제온(Xeon) CPU를 압박하고 있다.

인텔은 이번에는 같은 실수를 반복하지 않겠다는 전략으로 고NA EUV 장비 조기 도입을 선택했다. 현재 TSMC와 인텔은 대당 약 2억 2000만 달러(약 3190억 원)에 달하는 ASML의 저NA EUV 장비로 2~3나노미터급 칩을 양산하고 있다. 하지만 더 미세한 공정으로 가려면 대당 최대 4억 달러에 달하는 고NA EUV 장비가 필수다.

TSMC는 기존 저NA EUV 장비를 한계까지 활용해 2028년 A14(1.4나노미터) 노드까지 양산한다는 계획이다. 현재까지 연구개발용 고NA EUV 장비를 1대만 설치했으며, 2030년경까지는 추가 배치 계획이 없다. 반면 인텔은 이미 연구개발 목적으로 고NA EUV 장비 2대를 배치했고, 지난해 12월 첫 상업용 고NA EUV 장비를 설치했다. 2027년과 2028년 이 장비를 활용해 TSMC의 A14 칩과 비교할 수 있는 14A 칩을 양산한다는 목표다.


2026년은 인텔에 결정적 해가 될 전망이다. 2027년 14A 칩 양산을 위해 고NA EUV 공정을 안정화할 수 있는 마지막 해이기 때문이다. 올해 20A와 18A 노드(저NA와 고NA 기술 혼합)를 확장해야 14A 칩으로 TSMC에 도전할 수 있다.

애널리스트들은 인텔 순손실이 지난해 2억 6700만 달러(약 3870억 원)에서 올해 4억 달러(약 5800억 원)로 확대될 것으로 예상한다. 3년 연속 적자를 기록하는 셈이다. 하지만 2027년에는 순이익 23억 달러(약 3조 3370억 원)로 흑자 전환하고, 2028년에는 41억 달러(약 5조 9490억 원)로 급증할 것으로 전망하고 있다. 이런 낙관적 전망은 고NA EUV 투자가 성공한다는 전제 위에 서 있다.

하지만 업계 일각에서는 자본 투입만으로 첨단 반도체 제조 역량을 확보하기 어렵다는 회의적 시각도 나온다. 일론 머스크 테슬라 최고경영자(CEO)는 AI와 자율주행 칩 공급망 확보를 위해 월 100만 개 칩 생산이 가능한 초대형 반도체 공장 '테라팹' 구축을 추진하고 있다. 업계 추정에 따르면 이 시설에는 수천억 달러 투자가 필요할 것으로 보인다.

엔비디아 젠슨 황 CEO는 지난 30일 대만에서 열린 행사에서 "팹 건설은 쉽지 않다"며 "장비는 구매할 수 있지만, 진정한 역량은 수십 년간 공정 개발과 복잡한 장비 통합, 긴밀히 조율된 공급망에 달려 있다"고 말했다. 또한, 그는 테슬라 CEO가 추진하는 '테라팹' 자체 반도체 공장 구상과 관련해 "팹 건설은 쉽지 않다"며 TSMC 같은 선도 파운드리 수준에 도달하는 것은 "극도로 어렵다"며 수십 년 업계 경험을 가진 인텔조차 첨단 파운드리 서비스에서 어려움을 겪고 있다고 지적했다.

인텔이 TSMC의 A14 칩보다 먼저 14A 칩을 성공적으로 출시한다면 공정 경쟁에서 기술 우위를 주장할 수 있다. 하지만 저NA EUV가 아닌 고NA EUV를 사용하기 때문에 대규모 생산 비용이 훨씬 비쌀 수 있다. 이런 높은 비용은 인텔이 충분한 칩을 생산하지 못하면 선행 기회를 무효화할 수 있다는 분석이 나온다.


박정한 글로벌이코노믹 기자 park@g-enews.com