TSMC 유리기판 양산, 2030년 이후 지연 전망…한국 공급망 수익 구간 진입

TSMC가 추진 중인 차세대 첨단 패키징 ‘CoPoS(유리기판 기반 차세대 패키징)’의 핵심 기술인 유리기판 양산이 오는 2030년 이전에는 실현되기 어렵다는 진단이 나왔다.

대만의 디지타임스는 22일(현지시각) 분석 리포트를 통해 이같이 보도하며 차세대 반도체 패키징 시장의 주도권 경쟁이 새로운 기술 장벽에 부딪혔다고 전했다. 이에 따라 현재 AI 반도체 패키징 표준인 ‘CoWoS(실리콘 인터포저 기반 기존 패키징)’ 체제가 장기화되면서, 국내 반도체 업계의 실질적인 수익 구간이 펼쳐질 전망이다.


유리기판 상용화 속도가 시장의 기대보다 크게 뒤처진 원인은 제조 공정의 높은 기술적 난제 탓이다. TSMC의 핵심 기판 협력사이자 글로벌 반도체 패키징 기판 시장의 선두 주자인 일본 이비덴은 최근 실적 발표를 통해 유리기판 양산 로드맵 시점을 오는 2030년 이후로 공식 연기한다고 발표했다.

인텔 역시 10년 가까이 유리기판을 연구했으나 유리의 비전도성 특성 극복과 미세 신호 통로를 만드는 ‘유리관통전극(TGV)’ 형성 공정에서 상용화 수준의 수율을 확보하는 데 난항을 겪는 상태다.
투자 관점에서 이 지연이 가지는 의미는 명확하다. 오는 2026년부터 2029년까지 글로벌 첨단 패키징 시장은 기존 CoWoS 체제가 강력하게 지배한다는 점이다. 유리기판 전환이 늦어지면서 반도체 공정 미세화 한계를 대체할 핵심 축으로 현행 첨단 패키징 캐파의 중요성이 더욱 커졌다. 향후 3년간 AI 반도체 출하량의 실질적 상한은 TSMC CoWoS 캐파가 결정할 전망이다.

이러한 패키징 병목 현상은 HBM 출하량의 상한선을 결정짓는 핵심 변수로 작용한다. HBM과 CoWoS의 동반 성장 구조 속에서 견고한 공급망을 다져온 SK하이닉스 중심의 메모리 밸류체인이 직접적인 이익 펀더멘털 수혜를 입을 것으로 보인다.

아울러 기존 유기기판(ABF)의 공급 타이트 현상이 지속됨에 따라, 삼성전기와 LG이노텍 등 국내 고부가 기판 업체들의 가격 협상력(Pricing Power)과 마진율이 구조적으로 유지되는 확실한 수익 구간이 확보됐다.


최근 구글이 미디어텍과 공동 개발하는 차세대 텐서처리장치(TPU) 물량을 TSMC에서 인텔의 첨단 패키징인 ‘EMIB’로 전환하기로 한 결정을 두고 시장의 해석은 엇갈린다. 당초 TSMC의 패키징 생산능력 부족에 따른 공급 병목이 원인으로 지목됐으나, 디지타임스 분석에 따르면 이는 2년 전 이미 확정된 정책적 선택이다.
여기에는 두 파운드리 기업의 패키징 아키텍처 구조 차이가 결정적인 영향을 미쳤다. 인텔의 EMIB는 기판 위에 국소적인 실리콘 브릿지를 직접 배치해 고가의 미세 실리콘 인터포저를 생략하는 방식이다. 이 구조는 공정 단계를 줄이지만 반도체 기판 자체의 복잡성을 대폭 높여 외부 공급업체의 기판 제조 단가를 끌어올린다.

반면 TSMC의 CoWoS 공정은 핵심 제조 부담을 파운드리 내부에서 소화하고 외부 기판 구조를 단순하게 유지해 전체 공급망 비용을 낮춘다.

구글의 이탈은 단순한 공급 부족 대응이 아니라 패키징 아키텍처가 가져오는 '고객 락인(Lock-in)' 효과와 플랫폼 선택의 문제다. 이는 장기적으로 AI 빅테크 기업들의 패키징 생태계가 다변화·분화될 수 있음을 시사하며, 파운드리 생태계 재편의 신호탄으로 풀이된다.


첨단 패키징 장기화와 더불어 파운드리 시장의 최대 확률 변수는 인텔의 자금난이다. 인텔은 1.4나노미터(nm)급인 ‘14A’ 공정의 양산을 위해 미국 내 대규모 설비투자를 진행 중이지만 재정적 한계에 직면했다.

인텔은 지난 3월과 4월 기술 협력을 타진하기 위해 TSMC의 문을 두드렸다. 오는 2029년 출시할 1.4나노 제품의 위탁 생산 용량을 확보하기 위한 움직임이었으나 TSMC는 이를 거절했다. 립부 탄 인텔 CEO가 지난 6월 컴퓨텍스 기간 중 직접 대만을 방문해 조율에 나섰으나 구체적인 협력 성과를 도출하지는 못했다.

인텔 14A 공정의 최종 상용화 성공 여부는 세 가지 조건에 종속된다. 첫째, 대규모 글로벌 빅테크 고객사의 선급금 확보, 둘째, 핵심 극자외선(EUV) 노광 장비의 적기 인도, 셋째, 상용 수율의 조기 안정화다.

현재 파운드리와 메모리 업계의 장비 확보 경쟁으로 장비 인도 기간만 2~3년 이상 소요되는 상황에서, 500억 달러(약 76조 9000억 원)에서 600억 달러(약 92조 2800억 원)에 이르는 자금 조달 중 하나라도 차질이 생기면 '연구개발(R&D)은 성공했으나 공장을 돌릴 돈이 없어 양산이 불가능한' 리스크 시나리오가 현실화될 수 있다.

반대로 인텔이 자금 확보에 성공할 경우 EMIB 기반 고난도 기판 수요가 급증하며 또 다른 공급망 재편 기회가 발생할 가능성도 배제할 수 없다.


TSMC의 유리기판 상용화 지연과 기존 CoWoS 체제의 연장은 차세대 기술 고도화 속도에 가려져 있던 기존 공급망의 가치를 재발견하는 계기를 제공한다. 향후 글로벌 반도체 패키징 시장의 주도권 향방과 국내 기업의 수혜 강도를 측정하기 위해 투자자가 주시해야 할 핵심 지표는 다음과 같다.

첫째, TSMC CoWoS 캐파 증설 속도(월 웨이퍼 기준)다. AI 반도체 공급 병목의 실질적 해소 시점과 HBM 수요 총량을 결정짓는 가장 직접적인 지표다.

둘째, 이비덴 등 일본 기판 기업들의 설비투자(CAPEX) 조정 여부다. 차세대 유리기판 공급망의 실질적 가동 시점과 ABF 기판의 공급 과잉 전환 여부를 판단할 선행 지표다.

셋째, ASML 등 글로벌 장비사의 차세대 EUV 수주 잔고 추이다. 인텔을 비롯한 후발 파운드리의 양산 능력을 가늠하고, 기술 개발이 실제 상용 공급으로 이어질지 검증하는 척도다.


김주원 글로벌이코노믹 기자 park@g-enews.com