라피더스, 600mm 패널 패키징 착수… TSMC 독주 맞불

일본 반도체 위탁생산 기업 라피더스가 2026년 8월 대형 사각 패널을 활용한 차세대 반도체 조립 로드맵을 공개하며 대규모 연결판 상용화 계획을 수립했다. 대만 테크뉴스는 8월 21일(현지시각) 라피더스 디자인 솔루션의 로잘리아 베이카 최고기술책임자가 2026 OCP 아시아태평양 서밋에서 600mm 크기의 사각 패널 패키징 청사진을 발표했다고 보도했다.

인공지능 가속기 칩이 점차 커지며 제조 병목이 심화하는 가운데 한국 반도체 기업들의 차세대 조립 기술 경쟁에도 영향을 미칠 전망이다.


라피더스는 고성능 인공지능 칩을 위해 2030년까지 반도체 기본 노광 면적인 1레티클 기준 8배 면적(6640mm²)에 달하는 대형 인터포저를 구현한다는 목표를 세웠다.
인터포저는 고성능 연산 칩과 고대역폭 메모리(HBM) 사이를 촘촘히 이어주는 핵심 중간 연결 부품이다. 회사는 4개 면적인 3320mm²에서 출발해 6개 면적인 4980mm²를 거쳐 크기를 넓힌 뒤, 이를 담아낼 바닥 지지판 면적도 1만 4400mm²까지 키운다는 구상이다.

정사각형 패널을 활용하면 둥근 원형 웨이퍼보다 가장자리 버려지는 면적을 줄여 생산성을 크게 높일 수 있다.

베이카 최고기술책임자는 8배 면적의 대형 연결판을 제작할 때 기존 300mm 원형 웨이퍼에서는 4개 생산에 그치지만, 600mm 사각 패널에서는 49개를 확보할 수 있다고 설명했다. 동일 공정에서 300mm 사각 패널은 9개, 510mm 사각 패널은 36개를 생산한다.


현재 글로벌 시장을 주도하는 대만 TSMC는 둥근 웨이퍼 위에 칩과 메모리를 한데 얹는 칩온웨이퍼온서브스트레이트(CoWoS) 공정을 확장해 2028년까지 14배 면적 연결판을 구현할 계획이다. 다만 양사의 면적 표기는 실제 신호 연결판의 유효 면적 산정 방식에 따라 차이가 발생할 수 있다는 것이 업계 설명이다.

라피더스는 웨이퍼 대신 600mm 유리판 위에 미세 전기 배선을 형성하는 독자 공정을 택했다. 미국 램리서치의 도금 장비를 도입했으며, 2025년 말 시제품을 선보인 유리 인터포저를 2028년 양산할 방침이다.
라피더스는 인공지능과 감지 센서로 제조 공정을 실시간 감시하는 통합 시스템도 구축하고 있다. 베이카 최고기술책임자는 칩을 만드는 앞 단계 공정과 이를 묶어 포장하는 후공정을 한 공장에 합친 세계 최초의 통합 제조 팹을 목표로 한다고 밝혔다. 회사는 파일럿 라인을 가동하며 차세대 직접 접합 기술과 빛으로 신호를 주고받는 광 연결 포트폴리오를 다듬고 있다.


라피더스의 대형 패널 도입은 한국 메모리 제조사와 반도체 조립·검사 전문(OSAT) 기업에 직접적인 단가 경쟁 압박으로 이어질 수 있다는 분석이 나온다.

SK하이닉스와 삼성전자는 TSMC의 공정을 중심으로 고대역폭 메모리를 공급하고 있다. 반도체 업계에서는 라피더스가 600mm 사각 패널 양산에 성공해 면적당 단가를 크게 낮출 경우, 인공지능 칩 설계사들의 조립 공급망 다변화 요구가 거세질 수 있다는 관측을 내놓는다.

이러한 공정 변화는 한국 후공정 소재·부품·장비 공급망에도 연구개발 과제를 던진다. 기판 면적이 1만 mm² 이상으로 커질수록 열로 인해 판이 휘는 현상과 열 방출을 제어하는 기술이 핵심 경쟁력으로 꼽힌다. 한국의 검사 및 장비 업체들 역시 대형 사각 패널 규격에 맞춘 이송 장비와 정밀 검사 라인업을 확보해야 한다는 지적이 제기된다.

유리 소재와 대형 패널 특유의 초기 불량률 제어는 핵심 변수로 꼽힌다. 반도체 패키징 전문가들은 600mm 대형 패널이 미세한 균열에 취약해 초기 생산 수율을 정상 궤도에 올리기까지 적지 않은 시간이 걸릴 것으로 보고 있다. 글로벌 인공지능 설비투자가 조절 국면에 진입할 경우 초기 대규모 장비 투자비가 완제품 제조 단가에 부담으로 작용할 전망이다.


김주원 글로벌이코노믹 기자 park@g-enews.com