삼성전자·TSMC 2나노 전쟁, '어드밴스드 패키징'이 승패 가른다

칩을 더 작게 만드는 경쟁이 한계에 부딪혔다. 2나노(nm) 공정이 현실화되면서 반도체 업계의 혁신 축이 '트랜지스터 미세화'에서 '칩렛(chiplet) 조립과 어드밴스드 패키징(advanced packaging·첨단 후공정)'으로 이동하고 있다.

디지타임스는 현지 시각으로 지난 18일, 2나노 노드에서 시스템 수준의 통합 설계와 패키징 역량이 TSMC·삼성전자·인텔의 경쟁력을 결정하는 핵심 변수로 부상했다고 분석했다. 칩 한 종류를 2나노로 설계하는 데 드는 비용이 1억 달러(약 1450억 원)를 웃도는 상황에서, 파운드리 3강의 판도는 공정 미세화 단독 전략으로는 가를 수 없다는 것이다.


수십 년 동안 반도체 업계는 같은 면적에 더 많은 트랜지스터를 집어넣는 방식으로 성능을 끌어올렸다. 그러나 2나노 노드에서는 이 공식이 흔들린다. 3나노에서 2나노로 옮겨갈 때 얻는 성능 향상은 점진적인 반면, 설계·개발 비용은 칩 한 종류당 1억 달러를 넘는다. 추가 미세화에서 얻는 이익보다 투입 비용이 더 빠르게 늘어나는 구조다.

TSMC는 지난해 4분기 2나노(N2) 공정 양산을 세계 최초로 시작했으며, 삼성전자는 올해 말까지 월 2만1000장 규모의 2나노 웨이퍼 생산 체제를 갖춘다는 계획이다. 이는 2024년 대비 163% 늘어난 수치다. 인텔은 자사 18A 공정 기반의 '팬더레이크(Panther Lake)' 프로세서에서 전력 효율과 모듈형 설계를 앞세우고 있다.
2나노에서는 기존 핀펫(FinFET) 트랜지스터가 게이트 전방위 구조(GAA·Gate-All-Around)로 교체된다. GAA 구조는 전류 제어 성능이 높지만, 집적도가 올라갈수록 전력 밀도도 함께 높아진다. AI·데이터센터 환경에서는 칩이 24시간 가동되므로, 발열 관리와 전력 동적 모니터링이 설계 초기 단계부터 반영돼야 한다는 게 업계의 공통된 평가다.


디지타임스가 인용한 시장조사 자료에 따르면, 글로벌 어드밴스드 패키징 시장은 2033년까지 805억 달러(약 116조 원·1달러=1450원 기준)에 달할 전망이다. 반도체 전체 시장 성장률을 웃도는 속도다.

이 시장의 팽창을 이끄는 기술이 2.5D·3D 칩 적층과 칩렛 구조다. 칩렛이란 하나의 거대한 칩 대신 기능별로 나눈 작은 칩 조각들을 하나의 패키지 안에 조립하는 방식으로, 한 패키지 안에 2나노 로직 칩과 4나노·7나노·28나노 부품이 함께 담길 수 있다. 최고 성능이 필요한 연산 회로에만 최신 공정을 적용하고, 나머지는 성숙 공정으로 만들어 비용과 수율 위험을 낮추는 구조다.

TSMC는 AI 가속기 패키징의 핵심 기술인 CoWoS(Chip-on-Wafer-on-Substrate) 생산 능력을 올해 2024년의 두 배인 33만 장까지 늘리고, CoWoS-L 제품군은 연간 470% 확대한다는 계획을 밝혔다. 그럼에도 TSMC 최고경영자 웨이저자(C.C. Wei)는 최근 공개 석상에서 "첨단 노드 웨이퍼 수요가 공급 능력의 3배에 달한다"고 밝혔다. 엔비디아 경영진도 "CoWoS 조립 능력이 적어도 올해 상반기까지는 수요를 따라가지 못한다"고 공개적으로 인정했다. AI 가속기 한 장의 가격이 4만 달러(약 5800만 원)에 육박하는 상황에서, 패키징 생산 병목이 AI 인프라 구축 전체를 가로막는 구조가 형성된 것이다.
일본 정부가 주도해 설립한 파운드리 기업 라피더스(Rapidus)도 IBM으로부터 2나노 기술을 도입하면서 칩렛 생산과 다중 노드 통합에 집중하는 전략을 택했다. 증권가에서는 이번 흐름이 파운드리뿐 아니라 반도체 설계 자동화(EDA) 업체, 외주 패키징·테스트(OSAT) 기업, 시스템 통합 업체 모두의 사업 가치를 다시 쓰고 있다는 분석이 나온다.


어드밴스드 패키징은 이제 칩 설계 초기 단계부터 공동 최적화되는 방향으로 바뀌고 있다. 원자층 증착(ALD)과 고종횡비 식각 공정이 수직 방향 배선 구조를 구현하고, 웨이퍼 본딩과 다이 적층 기술이 고대역폭 메모리(HBM)와 AI 프로세서를 초고밀도로 연결한다.

업계에서는 2027년을 전후로 구리 배선 대신 실리콘 포토닉스(silicon photonics·광 인터커넥트) 기술이 칩 간 통신에 본격 도입될 가능성을 거론한다. 실현될 경우, 데이터가 빛의 속도로 이동해 이른바 '메모리 장벽' 문제를 근본적으로 해소할 수 있다는 전망이다.

세계반도체무역통계기구(WSTS)는 올해 세계 반도체 시장이 8.5% 성장해 7607억 달러(약 1103조 원)에 이를 것으로 내다봤다. SK하이닉스는 HBM 수요 급증에 맞춰 올해 자본지출을 75% 늘렸다. SK하이닉스는 "HBM 시장은 올해 내내 공급 부족 상태를 유지할 것"이라고 공개적으로 밝힌 바 있다.

증권가에서는 이번 패러다임 전환이 TSMC의 패키징 우위를 장기 고착시키는 동시에, 삼성전자의 파운드리 반격도 결국 어드밴스드 패키징 역량에서 갈릴 것이라는 분석이 나온다. 2나노 시대, 트랜지스터 크기 경쟁은 더 이상 독자적 승부처가 되지 못한다. 여러 칩을 얼마나 정교하게 쌓고 연결하느냐가 파운드리 3강의 5년 후 순위를 결정할 분수령으로 부상했다


박정한 글로벌이코노믹 기자 park@g-enews.com