인텔, EMIB-T 수율 90% 근접… 기판 50%가 발목

인텔이 차세대 첨단 패키징 기술 EMIB-T의 패키징 수율을 90% 수준까지 끌어올렸다. 대만 TSMC의 CoWoS보다 약 50% 저렴한 가격을 앞세워 2027년 대량 공급에 들어간다는 목표다. 기판 수율이 50%에 묶여 있어 이 문제 해결이 일정을 좌우한다.

정보기술 전문매체 Wccftech는 8월 1일(현지시각) 인텔의 EMIB-T 패키징 수율이 90% 수준에 근접했으며, 회사가 미국 오하이오주 공장 공사를 앞당기려 파격적인 야근 보너스를 지급하기 시작한 것으로 보인다고 보도했다.


인텔은 미국 오하이오주에 위치한 1000에이커(약 404만 6856제곱미터) 규모의 대형 팹 단지 건설 작업에 박차를 가한다. 건설 현장 노동자들에게 파격적인 야근 보너스 지급을 시작하며 공사 일정 단축에 총력을 기울이는 모습이다.
이번 가속 조치는 앙스트롬 시대 선단 공정인 18A와 14A 노드의 안착을 향한 강한 의지를 보여준다. 인텔은 2031년까지 14A 노드의 고용량 대량 생산 체제를 본격 가동한다는 구체적 목표를 설정했다. 글로벌 파운드리 시장에서 대만 TSMC와의 격차를 줄이고 독자적인 반도체 제조 생태계를 완성하겠다는 전략적 판단이 작용했다.


공장 건설 가속화와 함께 차세대 후공정 기술인 EMIB-T의 완성도 극대화 작업도 빠르게 전개된다. EMIB-T는 반도체 기판 내부에 미세 실리콘 브리지를 내장해 복수의 칩렛을 고밀도로 연결하는 차세대 3차원 적층 기술이다.

기존 EMIB 구조에서 한 단계 더 나아가 실리콘 브리지 자체에 실리콘관통비아(TSV) 전극을 수직으로 직접 뚫어내는 방식을 채택했다. 이를 통해 전력 공급과 고속 신호 전송이 패키지 하단에서 상단 프로세서나 메모리로 직통 연결된다.

데이터 병목 현상을 획기적으로 낮추는 것은 물론 경쟁사인 TSMC의 첨단 패키징 CoWoS-L 솔루션 대비 제작 비용을 약 50%(100달러 기준 14만 4600원 절감 효과) 낮추는 막강한 가격 경쟁력을 확보했다.

인텔은 EMIB-T 패키징 프로세스 자체 수율을 최근 90%선까지 올려놓으며 후공정 양산 준비에 청신호를 켰다. 시장 등장 시점은 2027년으로 제시되었으며 대규모 첨단 패키징 상용 서비스를 준비하는 단계에 들어섰다.

다만 완성품 대량 출하를 가로막는 명확한 걸림돌이 존재한다. 패키징에 탑재되는 핵심 유기 기판 수율이 현재 50% 수준에 갇혀 있다. EMIB-T용 기판은 실리콘 브리지가 들어갈 정밀 정밀 홀을 뚫은 기본 유기 패널과 아지노모토 빌드업 필름(ABF) 절연층, TSV 형성 실리콘 브리지의 결합체다.

공급망을 구성하는 이비덴, 신코, 유니마이크론, 에이티앤에스 중 대만 유니마이크론 측은 현재 플랫폼이 초기 단계이며 급격한 생산량 확대와 수율 개선이 최우선 과제라 밝혔다.


이번 인텔의 움직임은 선단 노드 경쟁이 전공정을 넘어 칩을 묶어내는 후공정 패키징 수율 싸움으로 확대되었음을 보여준다. 인텔이 협력사들과 기판 수율 50%의 한계를 극복하면 2027년부터 글로벌 빅테크 수주전에서 강력한 카드를 쥐게 된다. 반면 기판 수율 개선이 지연될 경우 2031년 14A 양산 로드맵 전체가 흔들릴 위험도 공존한다.

이 같은 인텔의 후공정 추격과 TSMC의 독주 속에서 삼성전자는 2나노(SF2) 공정 안정화와 함께 차별화된 승부수를 던지고 있다. 초고속 메모리(HBM)와 파운드리 전공정, 첨단 패키징(MDI)을 하나로 묶어 제공하는 '턴키(Turnkey) 일괄 수주' 역량이 핵심이다.

TSMC의 케파 병목 현상에 따라 빅테크들의 '멀티벤더' 수요가 늘어나는 상황에서, 삼성전자는 선단 공정 수율 제고와 턴키 통합 시너지를 앞세워 점유율 반등에 총력을 기울이고 있다.


김주원 글로벌이코노믹 기자 park@g-enews.com