한국 HBM 독점 깨지나… 인텔, ‘XBM·ZAM’ 투트랙 공세

인텔이 고대역폭메모리(HBM) 시장의 독점 구도를 깨뜨리기 위해 완전히 새로운 메모리 아키텍처 특허를 공개하고 대안 기술의 로드맵을 구체화했다.

기술 핵심은 막대한 패키징 비용과 수율 저하를 유발하는 실리콘 인터포저와 수직 관통 전극(TSV) 구조를 우회하는 전략이다. HBM 시장을 사실상 양분하며 초격차 수익을 누려온 한국 반도체 기업들의 지배력에 정면 도전장을 던진 모양새다.

미국 기술 전문 매체 탐스하드웨어는 지난 2일(현지시각) 인텔이 ‘크로스배치메모리(XBM)’로 명명한 차세대 메모리 특허를 출원했다고 보도했다. 이번에 공개된 XBM 특허는 고가 부품을 제거해 패키징 원가를 낮추면서 기존 HBM4 수준의 면적을 유지하는 기술을 골자로 한다.

인텔은 이와 동시에 소프트뱅크 자회사 사이메모리와 손잡고 차세대 3차원 적층 메모리인 ‘제트앤글메모리(ZAM)’ 개발을 병행하며 메모리 패권 탈환을 위한 공세를 본격화하고 있다.



현재 글로벌 HBM 시장은 SK하이닉스가 점유율 50% 이상을 확보하며 압도적 1위를 달리고 있으며 삼성전자가 맹렬히 추격하는 한국의 독점 수급 구조다. 기존 HBM은 D램 칩을 수직으로 쌓아 1024비트의 초광대역 인터페이스를 구현하는 과정에서 다이 사이를 연결하는 미세 범프 가공 비용이 많이 든다.

실리콘 인터포저의 미세 회로 라우팅 비용도 기하급수적으로 상승하는 약점을 안고 있다. 이는 수율 저하와 전력 한계를 유발하는 ‘메모리 벽’으로 작용해 왔다. 인텔이 들고나온 대안 기술들은 이 치명적인 약점을 정밀 조준한다.

XBM은 인터포저 제거와 UCIe 직렬 링크를 통한 패키징 원가 절감에 초점이 맞춰져 있다. 기존 D램 셀이 반도체 기판 앞면에 형성되는 것과 달리 XBM은 회로 배선층인 후면(BEOL)에 박막 트랜지스터를 구현해 1트랜지스터-1커패시터(1T1C) 셀을 배치한다.
이를 통해 고가의 실리콘 인터포저를 걷어내는 대신 초당 32기가트랜스퍼(GT/s) 속도의 개방형 칩렛 인터페이스(UCIe) 연결 방식을 채택했다. 현재 규격 상한선인 32GT/s 속도 한계 지적에 대해 업계에서는 향후 전송 대역폭이 확장될 개방형 칩렛 생태계의 발전 속도와 연동될 경우 차세대 HBM4E급의 요구 성능을 추격할 수 있을 것으로 내다본다.

UCIe 컨소시엄은 표준 규격에서 48GT/s와 64GT/s 지원 규격을 확장해 기존 2.0 대비 대역폭을 최대 두 배로 높이는 로드맵을 구체화하고 있다.

인텔이 소프트뱅크 산하 사이메모리와 공동 개발 중인 ZAM은 기술적 지향점이 다르다. ZAM은 TSV를 배제한 대각 인터커넥트와 하이브리드 본딩으로 스택 용량을 수백 기가바이트(GB) 수준까지 끌어올린다. 특정 인공지능(AI) 워크로드에서 HBM3E 대비 전력 소모를 대폭 줄이는 고효율 구조를 지향하는 장기 프로젝트다.


인텔의 이 같은 행보가 국내 업계에 즉각적인 패권 변화를 몰고 오기는 어렵다는 반론도 만만치 않다. SK하이닉스와 삼성전자 역시 표준 칩렛 기술과 UCIe, 팬아웃 패키징을 활용해 인터포저 비용을 낮추는 원가 절감 연구를 수년 전부터 병행해 왔기 때문이다.

플랫폼 호환성과 소프트웨어 에코시스템도 인텔의 대안 메모리 진입을 가로막는 거대한 장벽이다. 현재 글로벌 엔비디아 중심의 AI 가속기 생태계와 소프트웨어 프레임워크는 철저히 기존 HBM 아키텍처와 넓은 대역폭 병렬 물리계층에 최적화되어 설계됐다.

직렬 칩렛 인터페이스를 쓰는 XBM이나 새로운 전송 규격의 ZAM을 시스템 아키텍처 단에서 적극적으로 지원하지 않는다면 아무리 하드웨어 단가가 낮아도 빅테크 기업들의 선택을 받지 못하고 연구실 내 기술로 고립될 위험이 크다.

실제 XBM의 경우 핵심 기술인 후면 트랜지스터 구현 D램 공정은 대량 양산 수율이 검증되지 않았다. 해당 특허는 18개월 전 출원돼 2026년 7월에 공개됐지만 아직 인텔이 XBM을 제품화하거나 공식 로드맵으로 제시한 적은 없다.


반도체 기술 분석 기관 테크인사이츠와 사이메모리의 공식 발표 자료에 따르면 ZAM 기술은 2027년 회계연도에 첫 기능 시제품을 선보이고 2029년 상용화 개시, 2030년 AI 데이터센터 풀스케일 적용을 목표로 잡았다. 글로벌 투자업계와 시장조사기관 전문가들은 이 타임라인을 기반으로 향후 시장 전개 방향을 크게 세 가지 시나리오로 진단한다.

글로벌 자산운용사 분석가들이 제기하는 기준 시나리오는 인텔과 사이메모리가 계획대로 2027년 전후 시제품을 제시하고 2030년 직전 일부 특수 데이터센터 라인에 제한 도입을 시도하는 방향이다. 이 경우 국내 HBM 제조사들은 당장의 매출 타격보다 차세대 어드밴스드 패키징 투자 방향과 설비투자 포트폴리오를 미세 조정하는 국면을 맞이하게 된다.

시장이 인텔의 의도대로 흘러가는 낙관 시나리오에서는 인터포저 제거를 통한 패키징 원가 절감 수준이 수십 퍼센트 규모로 실증된다. 이에 따라 총소유비용(TCO) 절감이 절실한 북미 빅테크 기업들이 한국산 HBM 중심의 공급망에서 벗어나 XBM과 ZAM을 혼합 채택하는 에코시스템 전환이 급물살을 탈 수 있다.

대만 반도체 공급망 전문가들이 지적하는 비관 시나리오에서는 후면 D램 트랜지스터의 공정 수율 확보 실패와 UCIe 직렬 인터페이스 특유의 지연 시간 문제를 극복하지 못하는 상황을 우려한다. 기존 HBM 생태계에 맞춰 구축된 AI 칩 프레임워크가 인텔의 신규 규격을 지원하지 않는 기술과 생태계 고립이 겹친다면 대규모 양산 투자 자체가 좌절되며 특허와 연구 수준에 머물 가능성도 배제할 수 없다.

결과적으로 산업계와 투자자가 차세대 반도체 시장의 주도권 향방을 가늠하기 위해 추적해야 할 핵심 체크포인트는 세 가지로 압축된다.

첫째는 인텔과 사이메모리가 예고한 연도별 시제품의 실제 가동률과 수율 지표 확보 여부다. 둘째는 최대 64GT/s 대역폭을 구현할 UCIe 3.0 차세대 IP 표준 규격의 인프라 안착 속도다. 마지막 셋째는 빅테크 기업들의 메모리 단가 압박에 따른 TCO 요구 강도와 시스템 설계 변경 의지다.

이 세 가지 지표의 변화 궤적에 따라 한국 반도체의 핵심 캐시카우인 HBM의 독점 구조 지속 가능성이 판가름 날 전망이다.


김주원 글로벌이코노믹 기자 park@g-enews.com